verilog 时刻卡死,$time 不递增解决方案
#verilog #问题记录 #已解决verilog 时刻卡死,$time 不递增解决方案先说结论, 在写testbench 时,需要注意在一些 always 中加上延时,避免某个 always 不间断的一直仿真运行,导致仿真时刻卡住,时刻不递增。经过查阅一些资料,个人理解,iverilog 仿真为伪并发,所以某个时刻,多个块的执行会按照优先级执行,某个块执行结束切换到下一个块,这个时刻块执行结束换下一个块。如果某一个块一直占用一直循环会导致 time 无法增加,即仿真卡在这个时刻这个块。(个人理解
原创
2022-04-24 17:39:14 ·
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