使用Quartus提供的计数器IP核,仿真正常但上板无现象的问题
如有朋友能解决此问题,希望留言告知,感激不尽~当前状态:未解决(实况更新)写的顶层模块如下,主要实现将系统时钟转化为周期为500ms的时钟作为计数器的输入计数时钟:module CounterIP( CLK, nRST, Count); input CLK; input nRST; output wire [3:0]Count; reg clk; reg [23:...
原创
2020-04-14 07:58:00 ·
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