- 有时候综合不了,把电脑的安全软件关掉可能可以解决问题。
- initial只在tb文件里面使用,模块内不起作用。
- 使能信号,脉冲信号,激励信号要搞清楚,分工明确。如果有些目的达不到, 很可能就是没有建立相关的信号机制。
- Always块里面的if必须要有else连接,不然会产生不定态,模棱两可的时钟的错误。
- 不能在一个模块里面的不同always块中对同一个寄存器赋值,会产生多驱动错误,容易产生竞争冒险现象,请把信号都归到一个always块里面。
- bitstream错误,有时候提示说:“错误信息在log框内",但是实际上错误信息在message框。
- 有时候warning里面会有重要的信息,比如某个不想被综合优化掉的线被优化掉了,所以,重视warning,搞懂每一个warning。
- 有一次我写了这样一个触发,always @(posedge clk_top or posedge rddone or negedge rst_n or posedge txdone) 结果 vivado综合错误,但是没有任何提示。这里实际有好几个错误,首先 @后面只能跟着时钟,rddone和txdone这类脉冲信号不能放在这里,所以,在时序电路里面,always@后面只跟时钟和复位,不能再多加其他任何东西!!!!!其二就是always@的触发信号不可以这么多个。!
- 写verilog程序的原则一:可以预见代码综合后的电路,可控。原则二:变量简洁明了。原则三……
- 做设计的思想:考虑一个时钟能不能把事情做完,如果确实不行,再考虑用多个时钟。
数字 05 verilog&vivado2018.2零散笔记
最新推荐文章于 2024-06-14 23:23:51 发布