qq_41034231的博客

将公式分开写出来，然后用&号去连接，得到公式文本（如=MID（M1，1，3））后，将文本复制到txt，再粘贴回来excel就可以了。Mid(m1,n,3)，意思就是对m1单元格，从第n个字符开始，截取3个字符出来。首先用textjoin函数将文本包起来，做成一个超长文本。目标是将数据按从左到右，再从上到下排成一列。可以用脚本，也可以用excel。这个公式如何自动生成，我用的是vim宏操作。

如果大型组合逻辑的输入一直在翻转，那么组合逻辑还是会有大量功耗，因此，如果组合逻辑很大，考虑在不使用该组合逻辑的时候，用en信号把组合逻辑输入钳制在固定电平，0或者1都可以，但是，要明确的是，钳制也是要资源的，因此，前提是这个组合逻辑足够大，才性价比比较高。Spyglass，可以在rtl阶段，将功耗分为时序逻辑功耗，组合逻辑功耗，时钟功耗，根据不同的功耗点，制定有针对性的功耗策略，才是对症下药。有时候，reg不翻转，但是时钟网络上也有功耗，所以，时钟网络也gating掉，就可以节省比较多的功耗。

什么是“积极主动”——《高能效人士的七个习惯》启发 《高能效人士的七个习惯》这本书的写作目的，主要是阐述七个能够让人变得“高能效”的习惯，其中第一个就是积极主动。积极主动，在书中是如此定义的，“积极主动不仅指行事的态度，还意味着人一定要对自己的人生负责。个人行为取决于自身的抉择，而不是外在的环境，人类应该有营造有利的外在环境的积极性和责任感。”作者如此阐述的“积极主动”，与我平常理解的有所不同。 我以往理解的积极主动，是接近于“主动突破，主动进取”的概念，而书中描述的

那就先看 Master 锁存器是如何对输入数据进行锁存的，数据的路径如下图中的红线所示，当时钟 Clk 为 0 时，数据从 D 输入（假设数据输入为 0）经过反相器历时 t1，数据变成 1，经过与门历时 t2 数据变成 1，再经过或非门历时 t3，由于此时数据为 1，所以经过或非门 Q 端输出为 0，Q 端输出又作为下面的或非门输出为 1，并且在此历时 t4，最终在 Q 端输出 0，此时数据便顺利被锁存起来。触发器的hold时间，是clk到与门的时间晚于D到与门的时间，导致的hold时间。

为了加快出墨的速度，USI controller内置一个information cache，存储已经配对过的笔的信息，然后，controller将这些信息计算得到一个code，code是比较短的，笔也将自己的信息计算得到一个code，controller会用get hash包去得到笔的code，通过比较controller的code和笔的code是否一致，就可以得知这根笔的信息是不是已经存在controller的cache里面了，如果已经存了，就可以跳过配对操作，加快出墨的速度。的输出字符串的过程。

参考文章：

公式：

因此，补码的出现，其实是依靠了溢出的机制，计算x+(-y)，应该说是先让第一个乘数x溢出，然后再加x-y+1，得到补码，所以， (7-x)+(x-y+1)=8-y，因此-2的补码等于8-2=6，二进制1_110，-7的补码等于8-7=1，二进制1_001。我想先举一个例子，二进制中，假设我们用3个位表示3，对应二进制是011，2对应的二进制是010，2+3，对应的是011+010=101，对应的二进制是5。我们常说补码是源码取反加1，实际上取反，就是7-y的操作，取反加1就是7-y+1，等于8-y。

如果传输过程中发生出错，154可能会变成一个随机数，如果变成的这个随机数也可以整除7，那么此次校验就失败了，那么，直观上看，000~999之间，能够找到一个被7整除的数字的概率是1/7，我们就可以初步地认为这个除数7的传输错误率为1/7。但是，除了除数的大小之外，除数本身的特性也是会影响出错概率的，例如除数7和除数8，如果传输数据154出错了，假设它只有最高位出错，那么对于除数7，只有854能整除7，而对于除数8，354、554、754、954都可以整除8，因此，除数本身的性能也是要考虑的因素。

时钟门控，一般有几种类型。这几种门控的时序检查方式并不一样，一般设计上都会采用icg，以规避时序违例带来的毛刺问题。参考。

汉明距离，定义是两个码字之间的不同的位的数量，例如4’b0000和4’b0011的汉明距离为2，4’b0000和4’b1110的汉明距离为3。一种编码方式的（最小）汉明距离，它的定义就是，这套编码方案中，任意两个编码的码字之间的汉明距离，最小值是多少。我们可以在2^n个可用的码字中间选择一些码字来对信源符号进行编码，把这些码字称为合法码字，而其他没有使用的码字称为非法码字。

另外，如果使用walsh码，它的第一行全为1，表示它的波形都是一样的，那么在RX端，就有可能得到全1的幅值叠加的波形，此时会加大电路中ADC的设计难度。：walsh码的性能好，但是在电路实现上，可能选择是矩阵第一行循环左移产生的矩阵，因为它的可实现性更好，且性能可能也不会差太多（看实际效果）。一般情况下，B会是A的逆矩阵，但是在实际实现的时候，可能会用其他方式来实现这个计算，例如移位或者说是截位的方式。：正交码的互相关性为0，准正交码的互相关性大于0，在主要关注可分离性的情况下，码的互相关性越小越好。

如果选择性粘贴，跳过空单元的时候没有成功，原列有被空白内容覆盖的情况，那么可以对复制列进行两次替换，来解决问题。如何对上述信号进行排序，如果直接用excel进行A-Z排序，就只会得到跟表中同样的结果。那么对几个形式不同的任意文本进行ctrl e，就可以提取，如果这样写，在如下方格按下ctrl e还是不能识别正确。再对有填充0的那一列排序，右边的列得到最终结果。用ctrl E继续提取数字前和数字后的文本。1、 将文本中的最左边的数字提取出来。，会排成1、10、11、2……如：想提取文本的最左边的数值。

在学习状态机的时候，大概率都能看到书上写的是moore状态机和mealy状态机。然后就开始阐述这2个状态机的异同。我这个人有个毛病，看到名词，我就喜欢研究它的出处，比如看到FSM，我就希望知道FSM是Finite State Machine。我看到moore和mealy，就像知道它们是怎么来的，为什么叫做moore和mealy，经过一番搜索，找到了眉目。HistoryThe Mealy machine is named after George H. Mealy, who presented the con

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最近在学习AES高级加密协议，我想写一篇文章阐述AES的各个操作的动机，也以此督促自己多多思考，多记录。 如果不清楚AES的操作是什么。可以参考这个博文，或者到最后我简单的说明。AES加密算法的详细介绍与实现_TimeShatter的博客-CSDN博客_aesAES加密算法的详细介绍与实现_TimeShatter的博客-CSDN博客_aes 我想阐述的是，AES的每个操作的理由，即为什么。参考文档：《密码编码学与网络安全 原理与实践》第6版 ,斯托林斯著 首先，我想以自己的

DFT scan chain 介绍 现代集成电路的制造工艺越来越先进，但是在生产过程中的制造缺陷也越来越难以控制，甚至一颗小小的 PM2.5 就可能导致芯片报废，为了能有效的检测出生产中出现的废片，需要用到扫描链测试（scan chain），由此产生了可测性设计即 DFT flow。 注意scan test 只能检测出制造瑕疵，无法检测芯片功能瑕疵。 在芯片功能设计完成后，整个网表是由一堆普通的寄存器和组合逻辑构成的。扫描链的插入就是指将普通寄存器替换成为扫描...

Spare cell是闲置逻辑单元的意思，在想要添加简单功能时，后端人员简单修改网表中的spare cell后可直接进行place&route，不需要重复进行综合。例如，想要在电路中添加一个与门，直接将一个spare cell在网表中改成与门，然后对应连线，就可以实现功能。超前进位对于计数器，提高其工作频率的方法之一，是进行超前进位操作。例如，对于一个32位的计数器，可以分为2个16位的计数器，低位的计数器在计数至0xfffe时，产生一个进位信号送到一个D触发器，在低位的计数器全