verilog语法总纂,作语法笔记,求不问网之事。
一、基础语法
此处不多做赘述,随缘查缺补漏,主要学习目标,请移步菜鸟教程,且本文章多借鉴于菜鸟教程成自家之言,在下铭记五内感恩肺腑,菜鸟教程yyds。
1.1 Verilog 教程 | 菜鸟教程 (runoob.com)
1.数据类型
根据抽象程度分为物理数据类型和抽象数据类型。
物理数据类型:
连线型:wire;
寄存器型:reg;
抽象数据类型:
整形:integer,32位有符号;
时间型:time,64位无符号数;
实型:在机器码表示法中是浮点型数值;
参数行:parameter,可表示浮点型;
2.[ +: ]或者[ -: ]
素材:Verilog语法 -: +: 说明_verilog [0+:9]什么意思-CSDN博客
Verilog语法中+:和-:用法_verilog +:-CSDN博客
先看格式:reg [31:0] big_vect 还是 reg [0:31] little_vect;
reg [15:0] big_value;
big_value[0+:8] 等价于 big_value[7:0]
big_value[8+:8] 等价于 big_value[15:8]
big_value[7-:8] 等价于 big_value[7:0]
big_value[15-:8] 等价于 big_value[15:8]
reg [0:15] little_value;
little_value[0+:8] 等价于 little_value[0:7]
little_value[8+:8] 等价于 little_value[8:15]
little_value[7-:8] 等价于 little_value[0:7]
little_value[15-:8] 等价于 little_value[8:15]
3.算术移位, 逻辑移位
原文链接,感谢大佬,李锐博恩: https://blog.csdn.net/Reborn_Lee/article/details/89813616
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