半加器的Verilog描述及测试程序

最新推荐文章于 2024-05-20 15:38:09 发布

我不叫施展诶

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分类专栏：编程 Verilog

本文链接：https://blog.csdn.net/qq_41270858/article/details/108454860

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该博客详细介绍了如何使用Verilog语言描述一个半加器，包括其功能——对两位二进制数进行加法运算，不考虑进位。同时，提供了相应的测试程序和仿真结果，展示了半加器的正确运作。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

半加器功能：完成两个一位二进制数的加法，不考虑进位输入。

真值表逻辑图

半加器的Verilog描述

module h_adder (A,B,SO,CO);
	input A,B;
	output SO,CO;
	assign SO=A ^ B;
	assign CO=A & B;
endmodule

测试程序

module test_bjq;

    reg A,B;
    wire SO,CO;
    
    h_adder h_adder1(A,B,SO,CO);
    initial//只在仿真开始时执行一次，只能用于测试程序
        begin
            #0 A = 1'b0; B = 1'b0;
            #5 A = 1'b0; B = 1'b1;
            #5 A = 1'b1; B = 1'b0;
            #5 A = 1'b1; B = 1'b1;
            #5 $finish;
        end
        
    initial
        $monitor("A