Verilog中的阻塞赋值和非阻塞赋值

begin end之间的赋值语句有阻塞赋值和非阻塞赋值之分。

阻塞赋值：语句顺序执行，前面的执行完才可以执行后面的。赋值符号：=

如：  其中赋值语句1会阻塞赋值语句2，即只有赋值语句1执行完才能执行赋值语句2。

阻塞赋值的实质：右边表达式计算结束，马上对左边寄存器变量赋值，中间不能插入其他任何操作。

非阻塞赋值：所有语句并行执行。赋值符号：<=

如：  其中赋值语句1不会阻塞赋值语句2，赋值语句1、2并行执行。

非阻塞赋值的实质：首先按顺序计算右边表达式的值，但并不马上赋值，而是等到过程结束时再按顺序赋值。

举例比较：

应用：①设计组合电路时常用阻塞赋值。②设计时序电路时常用非阻塞赋值。

③不建议在同一个always块中混合使用阻塞赋值和非阻塞赋值。