RISC-V PLIC

原创 已于 2025-04-19 20:40:24 修改 · 659 阅读 · 24 ·
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#单片机 #嵌入式硬件

于 2025-04-12 21:03:18 首次发布

1. PLIC Features

1.支持中断优先级

2.PLIC最多支持1023个中断(保留0)

3.支持15872个hart上下文。

3.Interrupt Targets and Hart Contexts

  • 中断目标通常是hart上下文，其中hart上下文是给定hart上的被赋予的特权模式(尽管还有其他可能的中断目标，例如DMA引擎)。
  • 并非所有hart上下文都是中断目标，如果处理器核心不支持将外部中断委托给低特权模式，那么低特权hart上下文将不会是中断目标。
  • 由PLIC产生的中断通知分别出现在M/S模式的mip/sip寄存器的meip/seip位中。
  • 只有当外部中断被委托给低权限模式时，通知才会出现在低权限的xip寄存器中。
  • 每个处理器核心都必须定义一个策略，说明该core上的多个hart上下文如何接受同时发生的active中断。
  • 对于单个 hart 上下文栈的简单情况，每种支持的特权模式都有一个上下文。较高特权级别上下文的中断可能会抢占较低特权级别上下文的中断处理程序执行。多线程处理器核心可以同时在不同 hart 上下文上运行多个独立的中断处理程序。处理器核心还可以提供专门用于中断处理的 hart 上下文，以减少中断服务延迟，并且这些上下文可能会抢占同一core上其他 hart 的中断处理程序。
  • PLIC 会对每个中断目标进行独立处理，而不考虑包含多个中断目标的组件中使用的任何中断优先级方案。因此，PLIC 不提供中断抢占或嵌套的概念，这些必须由托管多个中断目标上下文的内核来处理。

5.interrupt Gateways

  • 中断gateway负责将全局中断信号转换为通用的中断请求格式，并管理中断请求流向PLIC Core。
  • 在PLIC Core内，每个中断源最多只能有一个未处理的中断请求，通过设置相应的IP位来指示。仅当接收到来自同一中断源的前一个中断请求已经得到处理程序处理完成的通知后，gateway才会将新的中断请求转发给PLIC Core。
  • 如果全局中断源使用电平敏感中断，gateway将把中断电平的首次断言转换为中断请求，但此后除非收到中断完成消息，否则gateway不会发送额外的中断请求。收到中断完成消息后，如果中断是电平触发的且中断仍然被asserted，则gateway将向PLIC核心发送新的中断请求。gateway没有撤销已发送到PLIC核心的中断请求的功能。如果在PLIC Core接受请求并处理该中断之前，电平敏感的 中 断 源 取消了该 中 断，则 该 中 断 请求 将保留 在 PLIC Core 的 IP bit，并由一个处理程序处理。然后，处理程序必须确定该中断设备不再需要服务。
  • 如果全局中断源是边沿触发的，gateway将会将第一个匹配的信号边沿转换为中断请求。根据设备设计和中断处理程序的不同，在发送中断请求和接收到处理程序完成通知之间，gateway可能会忽略额外的匹配边沿或者增加待处理中断计数器。在任何情况下，在前一个完成通知被接收之前，下一个中断请求都不会被转发到PLIC核心。如果gateway有一个待处理中断计数器，在该计数器减少时表示PLIC核心已经接受了该中断请求。与专用线路上的中断信号不同，消息传递式中断（MSI）通过系统互连以消息包形式发送，并描述了哪个中断正在被激活。这个消息需要解码以选择相应的中断gateway，然后相关gateway类似于对边缘触发型中断进行MSI处理。

6.Interrupt Notifications

  • 每个中断目标有一个EIP，EIP中的数值被作为中断通知传送到目标设备。
  • PLIC硬件仅支持中断的广播，这意味着对于给定的active的中断，所有已启用的目标都会接收到中断通知。

7.Interrupt Identifiers (IDs)

全局中断源会被赋予无符号的整数ID，ID从1 开始；

interrupt ID 0是保留的，表示没有中断

中断ID也可以用来表示优先级，用于两个及以上中断拥有相同的优先级时，

中断ID也被用于在两个或多个具有相同分配优先级的中断源之间进行选择。较小的中断ID优先级高于较大的中断ID。

2. PLIC Architecture

3. Interrupt Flow

  • 全局中断从其源被发送到一个中断gateway，该gateway处理来自每个源的中断信号。
  • 中断gateway向PLIC Core发送一个的中断请求，PLIC Core将这些请求锁定在Core中断等待位（IP）上。
  • 如果目标有任何enabled了的pending interrupts，并且这些待处理的中断优先级超过了特定目标阈值，则PLIC Core会向一个或多个目标转发一个中断通知。
  • 当目标接收到外部中断时，它会向PLIC核心发送中断声明请求，以获取该目标上等待的最高优先级全局中断源的标识符。
  • PLIC核心清除相应的interrupt source pending bit.。
  • 在目标处理完成该次中断后，它会向相关联的中断gateway发送一个完成消息
  • 中断gateway将同一来源的另一个中断请求转发给 PLIC。

4. 配置信息

• Interrupt Priorities registers:The interrupt priority for each interrupt source.

• Interrupt Pending Bits registers:The interrupt pending status of each interrupt source.

• Interrupt Enables registers:The enablement of interrupt source of each context.

• Priority Thresholds registers:The interrupt priority threshold of each context.

• Interrupt Claim registers:The register to acquire interrupt source ID of each context.

• Interrupt Completion registers:The register to send interrupt completion message to the associated gateway.

RISC-V设计：RISC-V架构设计细节概览
weixin_67601118的博客
12-03 2533
这一章主要是与早期/当下主流RISC架构比较，指出RISC-V架构的部分不同之处，突出RISC-V在硬件设计与开销方面的优势。
RISC-V （七）外部设备中断
weixin_44194690的博客
08-25 999
PLIC本身也是一个外设，也是通过寄存器去访问这个外设的。所有的外设都是通过内存映射的方式去访问外设的寄存器的。大致流程跟异常处理一样，除了中断是把下一条pc值复制到mepc中，异常是把当前pc值复制到mepc中。qemu主要是参考FU540-C000这款芯片做出来的，可以经常看一下这款芯片的原理图。mstatue中也有一个mie，那个mie是全局中断，关掉就是把全部的中断关掉了。PLIC会根据中断的类型，进行筛选，如果有多个中断，只会让一个中断进来。下图中的mie是二级中断控制。
RISCV 中断控制器 PLIC & APLIC （非MSI部分）
jingyu_1的博客
03-05 3407
在 RISC-V 系统中，【平台级中断控制器（PLIC）负责处理通过导线而非 MSI 发出信号的外部中断】。当系统中的 RISC-V 硬件没有 IMSIC 时，硬件本身也不支持 MSI，此类硬件的所有外部中断都必须通过 PLIC。但是，【即使在有 IMSIC 且大多数中断都通过 MSI 通信的计算机中，某些设备中断仍通过专用线路发出信号的情况也很常见】。特别是对于不需要在系统中启动总线事务的设备（或设备控制器）来说，支持 MSI 的成本尤其高昂，因此有线中断是一种省钱的替代方案。
5、RISC-V架构下的PLIC控制器及外部中断处理
weixin_53042232的博客
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这一章的中断处理，讲的是处理。在中断处理中涉及到外设PLIC外部中断控制器。以及用于开启全局中断的CSR状态寄存器mstatus和mie。
RISCV: Platform-Level Interrupt Controller(PLIC)
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Introduction PLIC是一个global interrupt controller的架构定义，并不涉及任何实际硬件的具体实现 PLIC负责将global interrupt sources（通常都是I/O devices）链接到interrupt targets（通常是hart contexts）。 PLIC组成 interrupt gateways：通常有多个，每个interr
2020.10.25 RISC-V --PLIC平台级中断控制器
clancy_lee的博客
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PLIC介绍：《手把手教你设计CPU——RISC-V处理器篇》第13章，附录C PLIC chisel代码：Rocketchip代码，https://github.com/chipsalliance/rocket-chip/blob/master/src/main/scala/devices/tilelink/Plic.scala Verilog代码：https://github.com/SI-RISCV/e200_opensource/blob/master/rtl/e203/perips/sirv_pl
RISC-V架构的平台级中断控制器（PLIC：platform-level interrupt controller）详解
weixin_42031299的博客
02-27 1227
​​​ 本规范根据RISC-V平台级中断控制器规范（从RISC-V特权规范V1.11草案中删除）中定义的通用PLIC（platform-level interrupt controller ）架构描述操作参数，以便在RISC-V系统的上下文中工作。PLIC将各种设备中断复用到Hart上下文的外部中断线上，并且具有中断优先级的硬件支持。PLIC最多支持1023个中断（中断号0保留）和最多15872个上下文，但是实际中断和上下文的数量取决于PLIC实现。
RISC-V SiFive U54内核——PLIC平台级中断控制器
嵌入式Linux充电站
12-02 1973
PLIC：Platform-Level Interrupt Controller**. 实际上，除了CLINT管理的软件中断和定时器中断，其他的中断都是由PLIC管理的。U54内核的平台级中断控制器 (PLIC) 最多可支持 `132` 个具有 `7` 个优先级的外部中断源。
CLINT和PLIC，risc-v中断
Leo ICer的博客
03-03 1万+
中断这个东西理论上属于CPU核心的东西。一般来说并不需要重新设计。实际的实现中是比较繁琐的，此处只介绍原理。ARM基本上会用NVIC(Nested Vectored Interrupt Controller) 的东西，RISC-V目前实现了一个比较简单的东西（有人称之为简洁高效），不支持嵌套的中断，所以讲原理起来还是比较简单的。只是我隐隐觉得，ARM之所以中断比较复杂，那是因为踩过无数坑以后慢慢变复杂的。RISC-V的中断机制是不是too young too simple还有待生产生活的检验。 一、R
RISC-V PLIC架构与中断管理优化解析
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[笔记三] 学习开发一个RISC-V上的操作系统
Only love Can resist the Long Years! 唯有热爱，可抵岁月漫长！
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主要介绍RVOS的实现过程
RISC-V PLIC 规范项目介绍
gitblog_00090的博客
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RISC-V PLIC 规范项目介绍 RISC-V PLIC 规范项目是一个开源项目，旨在为 RISC-V 架构提供一个平台级中断控制器（Platform-Level Interrupt Controller，PLIC）的详细规范。该项目使用的主要编程语言是 Markdown，用于撰写和格式化规范文档。 项目基础介绍 PLIC 是 RISC-V 处理器架构中用于管理和处理中断的关键组件。该规范定义...
探索RISC-V世界的新门户：riscv-plic-spec深度解读
gitblog_00085的博客
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探索RISC-V世界的新门户：riscv-plic-spec深度解读 1. 项目介绍 在开源硬件的璀璨星空中，RISC-V架构无疑是一颗日益耀眼的明星。今天，我们聚焦于【riscv-plic-spec】项目——一份深入解析RISC-V平台级中断控制器(PLIC)操作参数的文档。这份文档对于理解与实现基于RISC-V的高性能嵌入式系统至关重要，为开发者打开了一扇探索RISC-V内核深处机制的大门。 ...
RISC-V架构——中断处理和中断控制器介绍
weixin_42031299的博客
10-25 4138
本文不是从零开始讲解中断，对于中断的基本知识不再赘述，对中断不是很了解可以先学习ARM中断的文章。；
RISC-V CLINT、PLIC及芯来ECLIC中断机制分析 —— RISC-V中断机制（一）
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保持一颗永远好奇、勇于探索的心
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分为中断与异常，这里主要记录RISC-V指令集的中断。mstatus寄存器的MIE标志位是全局中断开关位，相当于一级中断标志。用于设置M/S/U模式下对应的External/Timer/Software中断。（M/S/U下方特权模式说到） 在RISCV下，将中断（interrupt）又细分为三种类型：定时中断(timer)、核间中断(soft)、中断控制器中断(external)。定时中断可以用于产生系统的tick，核间中断用于不同cpu核之间通信，中断控制器则负责所有外设中断。这个设计和arm下有点不一样
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