Verdi的环境搭建(配合VCS) 修改为：verdi -sverilog -v2k -sv -f filelist.f -ssf *.fsdb -nologo &原因：logic是Systemverilog在后续的版本中添加。
Xilinx的高质量时钟输出ODDR原语【随路时钟】【全局时钟网络】【ZC706输出时钟】【ZYNQ】 在SDR接口中，ODDR转发时钟（仍在时钟树内），输出端要直连到输出port，不可加逻辑，连接方式：输出时钟连接ODDR的C引脚，D1固定值1'b1, D2固定值1'b0，CE固定值1’b1，ODDR的输出Q连接到OBUF；输出DDR可以转发一个时钟副本到输出。布局布线的资源中，下图左侧显示没有加ODDR的，右侧是加入了ODDR，可见右侧输出时钟经BUFG后先到输出引脚附近的ODDR（蓝线和紫线交汇处），经ODDR转发后到PAD管脚输出。加入ODDR代码，D1接高电平，D2接低电平，C接时钟，Q输出。
大端序、小端序和MSB、LSB 小端字节序(主机序)：把最低 字节 放在 低地址的存储方式；(网际传输数据的方式用大端序 ，更适合看，和写出来的一样)字节序就是一个多字节数据的低位置(一般是低8位)放置在存储单元的高有效位(高地址) 还是 低有效位(低地址) 的概念；讲的是 byte 层面上的整个数据，而不是 bit 层面， 一个字节有8位且从右到左等于低位到高位是规定好的，不用考虑。UART: 起始位(0) - 1- 0- 1- 0- 0- 0- 1- 1- 停止位(1)0xC5 二进制展开 ---- 1 1 0 0 0 1 0 1。
CXL协议-第三章 CXL事务层 CXL.io为I/O设备提供了一个非一致的负载/存储接口。图3-1显示了Flex总线分层层次结构中的位置。事务类型、事务分组格式、基于信用的流量控制、虚拟通道管理和事务排序规则遵循PCIe*定义，详情请参考PCIe基础规范的“事务层规范”章节。本章重点介绍了用于CXL.io的著名的PCIe操作模式或特性。
CXL协议-第二章 当类型2和类型3的设备内存暴露给主机时，它被称为主机托管的设备内存（HDM）。该内存的一致性管理有3个选项：仅主机相干（HDM-H）、设备相干（HDM-D）和使用反向失效Snoop（HDM-DB）。主机和设备必须共同了解每个地址区域的HDM类型。有关更多细节，请参见第3.3节。本章介绍了CXL的性能优势和主要特点。CXL是一种高性能的I/O总线架构，用于互连外围设备，这些外围设备可以是传统的非相干I/O设备、内存设备或具有附加功能的加速器。可以通过CXL连接的设备类型和整个系统架构如图2-1所示。
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