FPGA开发——取经之路的开始

既来之则安之

一、FPGA开发流程是什么？

提出需求>功能设计>代码编写>版本编译>测试>升级

二、时序约束

1.时序树=全局时钟网络（“同步电路”）

2.时序约束不对，看报告说那一条路径

三、器件

1.频谱分析仪（观察信号的：时（钟）域、频域和幅度）

组成部分：

1. 输入衰减器：避免大信号过载；
2. 前置放大器：提高信噪比（SNF）；
3. 低通滤波器（LF）：抑制镜像频率（可以在射频接收机输出端产生相同输出的一对频率）；
4. 混频器：找“合适的混合”范围；
5. RBW：滤除带外噪声（CODEC/ADC内的数字切换产生的高频噪声）；
6. VBW：平滑噪声等。

2.逻辑分析仪[Agilent]（时序逻辑分析）

异步分析：【Timing】采样时钟是信号频率的5-10倍。

TIps：

1. 1.nope节点
2. verify核实
3. validate证实