oneway1995-CSDN博客

原创 verilog操作符

拼接运算符：{}比如：位连接符可以放在赋值语句的左侧assign {cout,sum}=a+b+cin;又比如定义一个寄存器a[7:0]a<={0,a[7:1]}//可不是这样写的：assign c={0,a[7:1]};通过拼接0和a的左7位，实现这样的效果：如果a=1111 1111那么拼接之后就是：0111 11110011 1111等于把0放在高位了4{q}// 等于 q,q,q,q...

2023-06-05 20:32:38 204 2

原创竞争冒险学习笔记

竞争：原来的信号朝着相反的方向变化时，叫竞争例如原本 a b是0 1后来两者同时变成 1 0后果：竞争会产生噪声：尖峰脉冲。可能会违背原来的逻辑关系例如与门中：a b 由 0 0 同时变成 1 1 ，这时逻辑关系就变化了总结：由于竞争，在电路输出端，产生尖峰脉冲的现象叫做竞争-冒险。...

2023-06-05 20:27:23 108

原创比较器verilog

难点1：输出输入a、b，如果a>b 输出1如果a<b时输出0，那么a==b时，输出是什么呢？答案：1、可以输出ab’（a为1 b为0 a>b） a’b（a为0 b为1 a<b） ab（ab都是1 相等）2、a<=b ，输出0难点2：不知道如何判定执行条件；不知道always怎么用module comparer;input [3:0] a;input [3:0] b;output [2:0] y;reg [2:0] y;always@(*)begi

2023-06-05 20:26:43 606

原创 verilog运算符

1、位拼接运算符 {}可以拼接的类型：①变量与变量assign a={b,c};equal在高位{equal,cout}=2'b01;②变量与常量拼接assign c={3'b110,d};拼接时最好带上位宽，不能写成这样assign c={5,d};错误③变量或常量的扩展assign c={8{3’b1}}2、逻辑运算符&& 与|| 或！非3、位运算符& 按位与| 按位或按位非^ 按位异或4、条件运算符?:a?:b,c;

2022-06-21 12:09:36 999

原创 verilog 模块

模块例化

2022-06-21 11:59:37 84

原创 verilog学习笔记：关键字数据类型向量

1、关键字和标识符关键字：reg标识符：a2、数据类型常用的是wire和reg型，其他的都是这两种的延伸向量：当位宽超过1，wire或者reg可以表现为向量的形式整数类型 integer实数用real表示数组

2022-05-09 22:18:14 282 1

原创编码器verilog实现

编码器的作用：将高低电平输出为二进制代码常用的编码器有：普通编码器和优先编码器8-3编码器verilog代码实现难点：1、if语句的判定:①需要知道真值表②需要知道if语句的写法，8种输出结果，需要8次if，if eles的用法需要熟练module coder8_3;input [7:0] a;output [2:0] b;wire [7:0] a;//定义输入变量类型，可以写成 input wire [7:0] a吗？reg [2:0] b;always@(*)if (a[7]=

2022-05-05 04:16:32 3000

原创 verilog 变量

网络数据类型是指实体（门电路）之间的物理连接网络类型的数据不能存储值，必须受到驱动器（门或者连续赋值语句assign）的驱动，如果没有驱动器连接到网络数据类型上，那么该值就是高阻的：Z。网络数据类型分为wire和tritri型是多个驱动器驱动的类型wire型是单个门驱动或者连续赋值语句驱动的类型，verilog中默认的数据类型就是wire1、wire型wire型信号的格式：wire [5:0] a,b,c...数据名i;//表示有i条总线，每条总线有6条线路wire a;//表示定义了

2022-05-04 23:50:03 1128

原创加法器verilog

分为全加器和半加器。半加器：不需要考虑进位半加器的真值表module half_adder( int a,b; int clk; int out;);assign sum=a^b;//assign 要在括号外面assign cout=a&b;全加器：需要考虑进位module adder( int a,p; int b; int clk; int out;);assign sum=a||b||p;assign count=...

2022-04-21 20:43:46 851

原创 BIST（built in self test）入门

BIST分为logic bist和memory bist（MBIST）。logic bist测试随机逻辑电路。memory bist 测试存储器电路，通过输入不同组数值测试sram存储器有没有坏点，需要将自检的硬件逻辑加到rtl里面。存储器电路模型：地址译码器、读写控制逻辑、存储单元阵列MBIST测试对象是RAM或ROMMBIST电路图1、向量产生电路2、BIST控制电路（由状态机组成）3、响应分析器（用比较器、MISR（multiple input register多输入移位寄存器）构成）.

2022-04-21 10:23:57 6233

原创 verilog写寄存器

写寄存器前必须掌握的知识：1、模块module的写法2、寄存器的图3、寄存器的知识：寄存器是由触发器构成，暂时存放数码或指令，存入和读取数据可以是串行或者并行。寄存器存取速度很快。cpu如何执行一条高级指令：a+=10b？cpu将a搬到寄存器1中，把b搬到寄存器2中，把10搬到寄存器3中，把10b的执行结果搬到寄存器2中，把a+10*b的执行结果搬到寄存器1中，最后把寄存器1中的数据搬到a存储器中一个模块定义里面需要哪些东西？异步清零寄存器module jcq(clk)//第一步定义模块，v

2022-04-20 14:00:09 8693 1

原创 verilog分频器

实现分频器需要分频系数、计数器分频器的原理：当计数器是分频系数的一半时，信号翻转。当复位信号变化时，就会变化。思路：需要使用always判定计数器，输入有复位信号，时钟信号，输出是寄存器。当复位信号不变时，且输入是0时，输出也是0.当复位信号不变，输入小于分频数时，计数器加1.0到3的计数器，到3翻转，就可以得到一个4分频的计数器。代码实现：module fenpin//verilog里面经常用到模块，模块化语句(input clk,//每一句之后是逗号，而不是分号input rst,//需

2022-02-17 21:45:50 3663

原创 assign和always的用法

触发器RS触发器RS=11，Q保存原状态，RS=01，Q为0，RS=10，Q为1，RS不能为00.D触发器D触发器的状态仅仅取决于输入状态，Q=0，输入D为1，Q变为1；输入D为0，Q还是0；Q=1时，输入D为0，Q变为0；输入D为1，Q还是1.JK触发器oo不变11改，jk不同随j变T触发器T=0，状态不变，T=1，状态改变...

2022-02-15 18:31:40 2251

原创 c语言参数是如何传递的？

参数是通过赋值传递的形参和实参的区别和关系：定义函数时： int add(int a,int b) a,b就是形参调用时： add(1,2) ......

2019-01-25 19:24:33 1591 1

原创信息论复习笔记

通信系统的模型：信源------编码------信道------解码------信宿编码：信源编码，信道编码编码的目的：使消息能够在信道中传输信源编码的目的：使冗余度最小，传输率R最大，有huffuman、pcm、线性预测、算术编码等，这一块包括图像处理、数据压缩信道编码的目的：使抗干扰能力更强，能够对编码进行纠错，有bch、循环码、R-S等，主要有差错控制编码1。信源编码...

2018-12-20 15:14:32 3436 2

原创苏州大学，电子与通信工程复试dsp试题

这是其中之一，其他的看我网盘链接：https://pan.baidu.com/s/1nGZWgrxQ5lu7i0suBYgXbA提取码：j7id复制这段内容后打开百度网盘手机App，操作更方便哦

2018-12-19 18:54:01 1614 1

原创 numpy基础

1linspace在指定的间隔内返回均匀间隔的数字&amp;gt;&amp;gt;&amp;gt; np.linspace(2.0, 3.0, num=5) array([ 2. , 2.25, 2.5 , 2.75, 3. ])x_data = np.linspace(-1, 1, 300, dtype=np.float32)这几种都是常用的2np.random.normal()正态分...

2018-12-03 18:25:06 268 2

原创 word中出现表格错乱，从别的文档里面复制过来的（或者自己建表格时）表格总是格式错乱

解决办法：点击表格属性，将自动重调尺寸的勾去掉，他就不会和你正文格式一样了

2018-12-01 13:41:16 15094 2

原创 word有空白段删不掉解决办法

这种空白你按delete就会删掉文字，百度知道里面很多答案都是错的一般情况下是有分页符，在开始界面点击‘编辑’ 在右上角，标题旁边，我用的word2016，，然后替换输入^m 替换为 ^p 就可以搞定了 ...

2018-12-01 11:41:34 42860 2

原创 1064 -you have an error in your SQL syntax

这种错误有很多原因1使用保留语句CREATE TABLE alter (first_day DATE, last_day DATE);应该改为 CREATE TABLE alter (first_day DATE, last_day DATE);2丢失数据SELECT * from students WHERE studentID = $id如果id之前不存在，此语句类似下面这条：S...

2018-11-20 19:22:20 6666

原创联想g50-70 ssd+win10安装教程

1.拆光驱，将盖子拆下来，注意不需要拆电池，光驱外的那个壳子拆不掉（我之前还把这个壳子上的螺丝扭滑丝了），大部分盖子拆下来之后，把光驱位的一个小螺丝扭下来，就可以把光驱拉出来了，我是把ssd装在光驱位。2.去网上下载一个win10的系统，不需要ghost，制作u盘启动盘，使用软碟通3.win10直接装不需要4k对齐，他自动给你对齐了，先把hdd拆下来，u盘插入电脑装系统...

2018-11-05 18:37:53 7785 6

原创归并排序真的好难

今天下午开始学习归并排序，试着写出代码，发现对我来说难度很大，python的基础没打牢固，对于这个算法也没有很清晰的思路，导致晚上效率很低，代码出错严重。自己很容易抄错代码，导致不知道错误在哪，这种情况很难受，无助，要自己回头检查代码，难怪有些人看到吐血，确实压力很大。...

2018-10-07 21:34:20 1292 4

原创 TypeError: 'list' object is not callable

1.命名和list冲突2filenamestr=trainingFileist(i)像这样，（）改成[]即可

2018-10-01 10:52:40 10467

原创 list index out of range的错误

查了半天也没有对应我的错误，最后发现居然是文件名写错了，我花了一个上午啊，真的是心累voteIlabel=labels[sortedDistIndicies[i]]错误代码显示在这一行datadatmat, datadalabels = file2matrix('datingTestSet.txt')实际上在这一行出了错，我原来写的是datingTestSet2.txt，之后就报了li...

2018-09-28 15:11:01 1935

原创关于invalid syntax的问题

今天遇到这个问题，让我奇怪的是这个缩进很长，我还搜索了很久缩进的事，结果发现和缩进无关，原来是上面一句少了一个括号！感谢我的女朋友帮我看出来！...

2018-08-08 20:31:01 30462 11

学习