软硬件学习记录4—— Verilog语言中的阻塞赋值和非阻塞赋值

在 always语句块中， Verilog语言支持两种类型的赋值：阻塞赋值和非阻塞赋值。阻塞赋值使用 “ = ” 语句；非阻塞赋值使用 “ <= ” 语句。

• 阻塞赋值 “ = ” ：在一个“ begin …end ”的多行赋值语句，先执当前行的赋值语句，再执行下一行的赋值语句。一行一行地执行。
• 非阻塞赋值 “ <= ” ：在一个“ begin …end ”的多行赋值语句，在同一时间内同时赋值。
• 代码示例：

begin
	c = a;
	d = c + a;
end

begin
	c <= a;
	d <= c + a;
end

上面两个例子中，1到 4行部分是阻塞赋值，程序会先执行第 2 行，得到结果后再执第 3 行。 6 至 9 行这一段是非阻塞赋值，第 7 行和第 8 行的赋值语句是同时执行。

具体分析一下这两段代码件的区别：假设当前 c 的值为0，d 的值为 0，a 的新值为1。

阻塞赋值的执行过程和结果为：程序先第2行，此时 c 的值将更新为 1，然后再执行3行， 此时 c+a 也就是相当于1+1=2，即d的值为 2。

非阻塞赋值的执行过程和结果为：程序同时第 7 行和 8 行。需要特别注意是，在执第 8 行的时候，第 7 行还并未执，这也就意味着c的值还没有发生变化，即此时 c 的值为 0。同时执行 的结果是， c 的值为 1，d 的值为1。

根据规范要求，组合逻辑中应使用阻塞赋值 “ =”，时序逻辑中应使用非阻塞赋值 “ <= ”。可以将这个规则牢记住，按照一进行设计绝对不会发生错误。制定范的原因并是考虑语法要求，而是为了正确的进行硬件描述。

总结：

组合逻辑中应使用阻塞赋值 “ =”，时序逻辑中应使用非阻塞赋值 “ <= ”