Verilog设计计数器（一）

理解FPGA设计需要具体的流程框图，模块化设计。从最基础的计数器设计中，我们可以画个简要的模块。

这里的时钟是我们自己定义的，通过控制复位键，我们可以控制计数器模块的运作。
我们需要了解哪些是输入输出端口，这是Verilog设计中的重中之重。
通过模块我们可以知道，clk，rst_n这两个是输入端口，我们定义为input
而输出的Q为输出端口，我们定义为output。
举个例子，我们要设计一个计数到10自动清零的计数器，其Verilog代码如下：

    module counter（
         input clk,rst_n;
         output [3:0] Q;
         always@(posedge clk or negedge rst_n）
       begin