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Write Leveling的基本过程是，DDR进入Write Leveling后，用DQS的上升沿采样CLK信号的状态，然后将采样结果通过DQ pin 反馈给MC，MC根据收到的反馈结果后调整CLK-to-DQS的关系，将这个过程不断重复，直到training成功。通过MRW去配置FSP-OP为1，并且将CK改变到高频，即进入训练过的、高频的工作状态，在此状态可以进行一些normal操作或者进行其他频点训练。离开训练，将CK频率改回低频之后，驱动CKE为高，SDRAM会自动恢复训练前状态的寄存器值。

实际上，预充电是一种对工作行中所有存储体进行数据重写，并对行地址进行复位，同时释放S-AMP（重新加入比较电压，一般是电容电压的1/2，以帮助判断读取数据的逻辑电平，因为S-AMP是通过一个参考电压与存储体位线电压的比较来判断逻辑值的），以准备新行的工作。此时，电容的电量（或者说其产生的电压）将是判断逻辑状态的依据（读取时也需要），为此要设定一个临界值，一般为电容电量的1/2，超过它的为逻辑1，进行重写，否则为逻辑0，不进行重写（等于放电）。前同步码和后同步码的长度是通过模式寄存器写（MRW）设置的。

以每个die容量为4GB为例：每个通道大小为2Gb，一个die有两个通道Configuration 16Mb × 16DQ× 8 banks× 2 channels ：16Mb的寻址空间16位每个channels8个bank*每个die两channels。16Mb为R[13:0] 和C[9:0]组成的寻址空间。每个通道的粒度，即每个通道可以存储多少位的数据每个die的粒度，每个die有两个channel，这个值为Channel density的两倍bank选择通道行选信号列选信号。

时钟：CK和CKn是差分时钟输入。所有地址、命令和控制输入信号都在CK的上升沿和CKn的下降沿交叉采样。CA参数的交流时序参考CK。每个通道（A和B）都有自己的时钟对。时钟使能：CKE高电平激活并且CKE低电平停用内部时钟电路、输入缓冲器和输出驱动器。通过CKE的转换进入和退出省电模式。CKE是命令代码的一部分。每个通道（A和B）都有自己的CKE信号。CS_A，CS_B芯片选择：CS是命令代码的一部分。每个通道（A和B）都有自己的CS信号。命令/地址输入：CA信号根据。