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RSS订阅原创 边沿检测电路及代码
//边沿检测 module cy4( input signal, input clk, input rst_n, output nege_dge, output pose_dge ); reg reg_0,reg_1,reg_2; always @(posedge clk or negedge rst_n) if(!rst_n) beg...
2018-08-30 20:56:29
958
原创 二分频电路及代码
module cy4( input ext_clk_25m, //外部输入25MHz时钟信号 input ext_rst_n, //外部输入复位信号，低电平有效 output reg clk_12m5 //二分频时钟信号 );always @(posedge ext_clk_25m ...
2018-08-30 20:36:44
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原创 Verilog语法(不可综合)
1.只有寄存器类型变量才能在initial内部被赋值。 2.verilog系统任务 (1)：finish/finish/finish/stop finish：如果遇到finish：如果遇到finish：如果遇到finish，仿真器完成仿真并退出。 stop：当遇到stop：当遇到stop：当遇到stop，仿真器停止仿真，但不退出，同时提供一个命令提示符，在命令提...
2018-08-29 16:49:59
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空空如也
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