【自学小梅哥fpga03】blog二选一多路器&38译码器

导读

组合逻辑电路的特点：无 ，无 ，无 。可以通过 表达出来。

译码器的作用：将 翻译为 。

3-8译码器：将 种输入状态翻译为 种输出状态。

仿真流程

1 新建工程（1）指定路径（2）选择器件。
2 设计定义，三种方法（1）Verilog 语言→RTL Project-Don’t specify sources at this time.
（2）画框图（3）ip控制。
分析和综合Run synthesis 检查语法和逻辑是否有误。
3 功能仿真-将黑匣子的端口与test bench上的线缆连接起来的过程。
（1）定义时间步进/时间精度
1ns/1ns
1ns/1ps #1.001ns<=>延时1.001ns，小数位表示精度。
（2）将定义的模块看成是只有管脚的黑匣子，给黑匣子的输入端激励信号，黑匣子的输出端连接在示波器上。测试黑匣子的响应特性。
（3）测试模块本身也是一个模块，所以用module起endmodule结束。只是没有端口，空括号表示。
（4）将黑匣子放在桌子上test bench，贴标签（定义黑匣子名，定义test bench上的线缆名）：
（a）原模块名<空格>标签名
（b）端口前打点加括号，括号内为test bench上对应的线缆，自定义命名。线缆输出连接黑匣子的输入端为reg类型。黑匣子输出连接的线缆，连接到示波器上，被观测的线缆为wire类型。
（5）仿真需要人为结束$stop;系统默认仿真1000ns，改为10000ns或者run all。
功能仿真Run simulation→Run behavioral simulation看波形图。
4 布局布线 Run implementation
5 时序仿真 Run simulation→Run post implementation timing simulation。
6 板级调试
（1）分配I/O引脚
方法一：Implementation-open implementation→layout→I/O planning→I/O ports
方法二：Synthesis-open synthesis design→layout→I/O planning→I/O ports
7 创建bitstream
Program and debug- generate bitstream
Program and debug- open hardware manager

语法

1 数组的位宽描述[7:0]。可以同时定义端口的方向和类型。
output reg [7:0]out;
2 数字前加位宽限定。
B二进制
D十进制
H十六进制
O八进制
8’b0000_1010=8’d10=8’ha
3 注意#只用于仿真延时，不能综合成实际电路变成延时电路。
4 {a,b,c}位拼接符