Quartus-II13 /Modelsim的安装及D触发器的仿真实验

一、安装Quartus-II 13 和Modelsim

1.安装Quartus-II 13百度网盘下载链接：

下载：
https://pan.baidu.com/s/1a9d-bq9RZmWrRV542X4IEA
提取码：ifte

说明： 本链接来自于正点原子官方资料下载

下载之后安装就行了


一直next,之后选择安装位置：

之后安装全部的软件：

2.安装Modelsim

百度网盘下载链接：
https://pan.baidu.com/s/1a9d-bq9RZmWrRV542X4IEA
提取码：ifte

说明： 本链接来自于正点原子官方资料下载

安装过程如同1.1的过程，下载，解压，安装，next,安装完成

二、门电路设计一个D触发器

1.设计

创建新工程

点击—>file—>New Project Wizard

选择开发版类型：Cyclone IV E及设置

输入原理图以及用波形文件来仿真，所以EDA工具-simulation中选None

点击finished,完成

随后创建一个波形文件

选择nand2，二个输入的与非门，依次添加四个nand2和一个非门not
并连线工具连接在一起

存电路图

启动分析与综合，编译原理图文件。如果有编译错误，修改原理图，直到没有错误。也要检查警告信息，看是否连线连接正确分析结果：

2.仿真

用RTL Viewer：

打开方法：Tools—Netlist—RTL Viewer

3.时序波形验证

创建vwm格式波形文件，输入激励源

插入Node和bus后，得到下面的波形


产生时钟信号：
用鼠标选择D，Q信号Q_n,，进行编辑,编辑好后，运行功能仿真

能仿真后的波形，满足D latch的时序，全编译后，也可以运行时序仿真

三、直接调用D触发器

操作与二中的操作“选择nand2，二个输入的与非门，依次添加四个nand2和一个非门not”换成“选择diff”其他的变化不大

四、D触发器——Verilog语言

创建新工程步骤与一类似，创建波形文件变成verilog文件

module T1(
    r,rb,clk,data,rst
    );
    output reg r,rb;
    input wire data,clk,rst;
    //wire load;
    //and a1(load,clk,ena);
    always @(posedge clk or negedge rst)
    if(~rst)
    begin
        r <= 1'b0;
        rb <= 1'b1;
    end
    else begin  
        r <= data;
        rb <= ~data;
    end
endmodule

点击菜单中的“运行”，查看是否有错误

结果无错
Tools——>NetList——>RTL Viwer 查看综合电路

参考资料

https://blog.csdn.net/qq_43279579/article/details/115158140

https://blog.csdn.net/qq_43279579/article/details/115176423

原子哥教学视频：

https://www.bilibili.com/video/BV194411f7GD?p=5