芯动力——硬件加速设计方法学习笔记（第二章）高质量VerilogHDL描述方法（3）模块复用、流水线、乒乓操作

已于 2023-04-05 21:28:43 修改
阅读量925 收藏 3
点赞数 1
分类专栏： 芯动力mooc学习笔记 文章标签： 学习 硬件工程 fpga开发 硬件架构
于 2022-11-12 21:35:39 首次发布
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/qq_42135020/article/details/127824631
版权

系列文章目录

芯动力——硬件加速设计方法学习笔记（第一章）概述
芯动力——硬件加速设计方法学习笔记（第二章）高质量VerilogHDL描述方法（1）
芯动力——硬件加速设计方法学习笔记（第二章）高质量VerilogHDL描述方法（2）

文章目录

前言

打卡继续学习，虽然学的很慢，也是很基础的东西，但是相信自己坚持下来一定可以的！
这一节讲的是RTL设计的通用原则，RTL设计评判标准有很多。
在这里插入图片描述

一、面积与速度互换

在这里插入图片描述
在这里插入图片描述
满足时序、工作频率的要求更重要一些，所以当两者发生冲突时，应采用速度优先的原则
主要技巧：模块复用、乒乓操作、串并转换

1、模块复用

在这里插入图片描述
在这里插入图片描述

2、乒乓操作

在这里插入图片描述
（1）应用于流水线式算法，完成数据的无缝缓冲与处理
从输入输出来看，数据都是连续不断的
（2）节约缓冲区空间
在这里插入图片描述

（3）达到用低速模块处理高速数据流的效果（实际上是串并转换）
0-5ms：读取500k数据
5-10ms：往后写500k数据，从0开始读500k数据
10-20ms：DPRAM2重复上述操作
20-25ms：读取500k数据
25-30ms：往后写500k数据，从0开始读500k数据
到此DPRAM1的数据被完全覆盖，花费时间为20ms，数据量为1Mb。
所以端口C1的处理数据速率为1Mb/20ms=50Mbps，是输入数据速率的一半，实现了低速设备处理高速数据。
在这里插入图片描述

3、流水线：插入寄存器

电路最高工作频率：取决于最长的组合逻辑电路的延时值
数据传播时，在某一个时刻，该路径下许多电路逻辑单元都没有工作，电路效率很低
在这里插入图片描述
在这里插入图片描述
在这里插入图片描述
四级流水线传输N个数据的时间：4Tpipe+（N-1）Tpipe=（N+3）Tpipe

优点：
（1）大部分电路同时进行计算，提高数据计算量
（2）每一部分延时很小，可以使用更快的时钟

缺点：
太多寄存器的插入会导致芯片面积增加，布线困难，时钟偏差增加
在这里插入图片描述

总结

今天学习了三种方法，面积换速度、乒乓操作、流水线处理。

Verilog模块例化基础语法：实现模块复用
DevGlider的博客
08-08 1451
在FPGA设计中，我们往往需要同时使用多个相同或相似的模块，这时候就需要使用Verilog中的模块例化来实现模块复用。掌握好这些知识，可以方便地实现模块复用，提高代码的可读性和可维护性。在实际的FPGA设计中，往往需要多层嵌套地调用模块来完成复杂的功能。通过实例化对象名和模块名，Verilog编译器可以识别出需要连接哪些输入输出端口。定义一个模块，然后在其他模块中调用该模块即可实现模块例化。通过多层嵌套的方式，将多个小模块组合成了一个大模块。在实例化模块的同时，还可以向模块中传递参数。是被实例化的模块名，
【Verilog基础】RTL设计指导原则（面积与速度互换（模块复用）、乒乓操作、流水线操作）
悟已往之不谏 知来者之可追
03-30 1312
RTL设计指导原则（面积与速度互换（模块复用）、乒乓操作、流水线操作）
FPGA 入门到精通系列2：verilog基础3-verilog代码复用（generate、function）
mengzaishenqiu的博客
07-25 1025
一直以来写verilog代码，特别是写算法，比如图像处理，总感觉写的是软件C语言的按照周期展开的计算逻辑，虽然很多都是ctrl+c和ctrl+v，但是总在想verilog中有没有更好的，更简洁的写法呢，下面就来讲讲verilog中的代码复用。 一、verilog中有关代码复用的语法 1、连接符“{}” {4{1'b1}} 或者 {5'd6, 5'd8} 2、参数(Parameter)型常量定义 parameter 参数名＝表达式； 或者 localparam 参数名＝表达式； ...
（65）FPGA模块复用（Verilog）
m0_46498597的博客
04-02 1479
（65）FPGA模块复用（Verilog） 1 文章目录 1）文章目录 2）FPGA入门与提升课程介绍 3）FPGA简介 4）FPGA模块复用（Verilog） 5）技术交流 6）参考资料 2 FPGA入门与提升课程介绍 1）FPGA入门与提升文章目的是为了让想学FPGA的小伙伴快速入门以及能力提升； 2）FPGA基础知识； 3）Verilog HDL基本语法； 4）FPGA入门实例； 5）FPGA设计输入，包括代码输入、原语输入； 6）FPGA设计技巧； 7）FPGA时钟设计
芯动力——硬件加速设计方法学习笔记（第三章）时钟、时钟切换电路、同步/异步电路、亚稳态、异步复位同步释放
qq_42135020的博客
11-13 1624
芯动力第三章学习笔记
芯动力——硬件加速设计方法 学习笔记 2.高质量的Verilog描述方法
hp的博客
05-22 643
文章目录前言高质量的Verilog描述方法Verilog可综合电路的常用写法RTL代码中的延时和面积延时面积功耗总结 前言 这门课程的定位偏向于对于Verilog语法有一定了解的同学（不了解的花两天应该也能了解了 ╮(╯▽╰)╭ ），所以对于语言介绍的都是coding syele相关的，不会细抠具体语法。 高质量的Verilog描述方法 Verilog可综合电路的常用写法 If-else相关 单if语句（即if…else if…的结构）会被综合为无优先级的电路，在多条件判断时尽量使用这种结构。
所有PPT芯动力-硬件加速设计方法.rar
04-17
在电子设计领域，硬件加速设计方法是提升...压缩包内的"芯动力-硬件加速设计方法"很可能包含以上各个方面的详细PPT教程，通过深入学习，可以了解硬件加速设计的原理、工具和技术，为相关领域的设计工作打下坚实基础。
芯动力——硬件加速设计方法 学习笔记 9.静态时序分析3
hp的博客
09-05 1399
静态时序分析 慢时钟到快时钟的时序检查 为了简单起见，我们首先从同步时钟开始分析。即快慢时钟都是同一时钟分频得来的。 上图就是一个包含快慢时钟的传输路径，UFF0使用CLKM，是CLKP的四分频，所以是一个慢时钟域到快时钟域的传输路径。 静态时序分析工具的分析步骤是首先来分析这两个时钟的公共周期，对于上图的这两个时钟，公共周期是20ns。 那么，我们要检查建立时间时候最为严苛的路径就是从CLKM的0时刻到CLKP的第一个周期，即5ns的时刻。 这是这个路径的建立时间检查报告，前面我们都分析过报告中的
芯动力——硬件加速设计方法 学习笔记 序
hp的博客
05-22 613
半导体产业概述 产业链 主要分为以下6大类： Foundry Fabless EDA 主要是三大厂商 Cadence、Synopsys和Mentor Graphics。 Design Service IP设计 这个地方的图挂了，我找不到原图了テ_デ，后面如果有图挂的情况可以评论说下，我换下图床。 数字前端设计流程 功能验证 逻辑综合 相当于软件中的编译器，将RTL代码转化为另一种文本形式。 STA 一致性验证 ...
芯动力——硬件加速设计方法 学习笔记 6.逻辑综合2
hp的博客
09-05 559
施加约束 时序约束 施加时序约束主要是为了保证电路中每一条时序路径都能够处于约束下。在约束后查看电路的setup time和hold time是否满足要求，如果不满足，那么就需要返回代码检查修改或是添加修改新的约束。 DC中我们能够施加的时序约束一般有以下几种： 指定时钟： create_clock period 20 [get_ports CLK] 设置don’t touch属性：set_dont_touch_network [get_clocks Clk]加上这一句主要是为了DC在综合时不对CLK信号进
RTL Design Style Guide for Verilog HDL
05-31
RTL Design Style Guide for Verilog HDL The RTL Design Style Guide, Second Edition RTL Design Style Guide, Second Edition, reflects the advances in design environments that , reflects the advances in design environments that have been made since the 2003 publication of the first edition. The second edition introduces design have been made since the 2003 publication of the first edition. The second edition introduces design practices suitable for designs that are getting ever faster and larger. Major additions and changes practices suitable for designs that are getting ever faster and larger. Major additions and changes are as follows: are as follows:
用fpga 实现图形算法的硬件加速设计（有源码）
08-02
用fpga 实现图形算法的硬件加速设计 有源码,能直接用
verilog分享--verilog快速掌握之模块例化
09-15
FPGA逻辑设计中通常是一个大的模块中包含了一个或多个功能子模块，verilog通过模块调用或称为模块实例化的方式来实现这些子模块与高层模块的连接,有利于简化每一个模块的代码，易于维护和修改。 当有了例化的方法之后，当模块中需要两个同样功能的USB模块时，我们只需要编写好一个usb模块的代码，之后通过例化，就可以将俩个usb模块添加到顶层模块之中。（注意，我们要有硬件思维，例化一个模块，那么就有一个硬件与之对应。例化多个，就有多个硬件。）
Verilog HDL--Guide to Digital Design & Synthesis (2ndEd)
04-16
Verilog HDL--Guide to Digital Design & Synthesis 经典书籍，入门必看。
芯动力——硬件加速设计方法——学习笔记（1）
I_LOVE_MCU的博客
09-19 871
先加后选替换成先选后加，将加法器替换为选择器，节省了面积，但是控制通道的延迟增加。可是真正分析代码以后才明白，中间的选择器是为了保持之前的功能，很有必要。晶圆厂，无晶圆设计公司，EDA，设计服务，IP供应商，集成设计与制造。首先向邸志雄老师致谢，他的课讲得很好，本文只是他课程的学习笔记。适用于计数器的场景，等于运算符消耗的资源小于比较运算符。上面的图，初看可能感觉中间的选择器是多余的。使能信号只是使输出不再变化，时钟还是在变的。把延迟大的分支拿出来，放在靠近出口的位置。吧的信号来得晚，所以放在靠后的位置。
芯动力——硬件加速设计方法学习笔记（第一章）概述
qq_42135020的博客
11-11 2508
芯动力课程学习笔记
有哪些常用的模块可以复用在大型的verilog设计中？
最新发布
Loving_enjoy的博客
10-23 198
在处理器中，可以用这个模块替代原来的指令解码部分的代码。将处理器中的`instruction_register`信号连接到指令解码器的`instruction`输入，然后将解码器的输出连接到处理器中的相应信号。将处理器中的`data1`、`data2`和`opcode`信号连接到ALU模块的相应输入，`result`和`zero_flag`信号连接到处理器的相应输出。如果需要增加新的运算功能，如乘法或除法，只需要在ALU模块内部进行修改，而不需要在整个处理器的执行逻辑中进行大规模修改。
模块复用操作
pointer_lu的博客
05-12 2101
verilog 学习笔记——MULtiplexers 多路复用器
weixin_43911447的博客
06-08 1502
【代码】verilog 学习笔记——MULtiplexers 多路复用器。
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值