文章目录
- 前言
- 一、多选题
- 二、单选题
- 1、数字电路设计实现乘法器经常会使用到booth编码，使用booth编码的目的是（)
- 2、关于动态数组和队列，描述错误的是（)
- 3、以下哪个不是队列的操作方法（)
- 4、下面哪种方法一般不用来修setup 的violation()
- 5、某触发器特性表如下所示，则输出表达式为
- 6、逻辑表达式A+~BC+DE等效于
- 7、System Verilog中find/find_index操作的返回值是什么格式（)
- 8、哪些情况下不会产生latch电路
- 9、下面关于存储器的描述，请选择正确的叙述
- 10、下面是什么电路
- 11、有一个左移移位寄存器，当预先置入1011后，其串行输入固定接0，在4个移位脉冲CP作用下，四位数据地移位过程是
- 12、关于Task与Function语句，以下正确的是（)
- 13、SystemVerilog 的数据类型中，不属于4态（0，1，X，Z)的类型是（)
- 14、请问SUM的位宽要声明成多少bit，才能保证计算的结果没有overflow( )
- 15、反相器的延时用TpLH(Low to High Propagation delay)和TpHL (High to Low Propagation delay)表示。当TpLH =0.05ns且TpHL =0.15ns。如下的震荡环的周期是多少()
- 三、简答题
前言
笔试题型：单选 + 多选 + 简答题
笔试平台：百一测试（电脑监控）
笔试时间：1h
一、多选题
1、uvm在构造激励写sequence的时候，如果要在task body前做初始化，可以选择()
A. pre_start
B. pre_task
C. pre_body
D. pre_phase
2、以下属于流水线冒险的是哪些()
A、数据冒险
B、控制冒险
C、竞争冒险
D、结构冒险
3、正则表达式判断匹配成功的是()
A、re.match(r'^\d{3}\s\d{3,8}$', '010-12345')
B、re.match(r'^\d{3}\-\d{3,8}$".'010 12345')
C、re.match(r'^\d{3}\s\d{3,8}$','010 12345")
D、re.match(r'^\d{3}\-\d{3,8}$', '010-12345')
4、主流处理器芯片每一代的性能提升主要包含哪些方面()
A、传输总线的升级及总线外挂设备IP的升级
B、处理器内核主频的提升
C、处理器Chiplet的变动
D、处理器内核的微架构更新带来的提升
5、从下列有关存储器的描述中，选择出正确的答案()
A、访问存储器的请求是由CPU发出的
B、多体交叉存储主要解决扩充容量问题
C、Cache的功能全由硬件实现
D、Cache上的数据可以和主存不一致
6、常见的低功耗技术有哪些
A、clock gating
B、Multi-vdd
C、clock buffer tree
D、AVFS
7、如果在综合工具的报告里面发现有寄存器到寄存器之间的setup timing violation，应该怎么处理()
A、将该timing path设置为false path
B、优化寄存器之间的组合逻辑使其延时变小
C、约束寄存器的位置让相关的寄存器位置更近
D、让综合工具使用更快的器件
8、System Verilog中以下哪些数组方法无返回()
A、 Sort
B、Shuffle
C、Max
D、Find_index
9、SDC文件中一般包含的哪些信息()
A、信号与线之间的连接信息，比如哪些信号和哪些寄存器是互相连接的
B、电压相关的信息，比如需要工作在哪个频率下
C、芯片的功能相关的信息，比如哪些路径可以忽略，哪些路径需要特殊处理
D、时钟相关的信息，比如周期，transition, skew等
10、以下哪些方法是正确的跨时钟域处理方式
A、多bit信号通过多级flip-flop采样
B、使用异步FIFO
C、单bit信号进行信号展宽
D、单bit信号通过多级flip-flop采样
二、单选题
1、数字电路设计实现乘法器经常会使用到booth编码，使用booth编码的目的是（)
A、减少乘数的位宽
B、减少部分积的个数
C、减少求和阵列最后一次两操作数加法的位宽
D、减少单个三输入两输出加法器单元的延时
2、关于动态数组和队列，描述错误的是（)
A、动态数组需要调用delete函数释放空间
B、队列在扩大时，SV会自动分配空间
C、队列相关函数包括pop_front()、push_back()
D、动态数组和队列实例化使用new[]
3、以下哪个不是队列的操作方法（)
A、insert()
B、exists()
C、push_front()
D、find_index_with()
4、下面哪种方法一般不用来修setup 的violation()
A、走线长的路径上插buf/INV
B、将violation path单独做一个path group
C、调整路径上单元的阈值电压
D、在data path上换驱动大的cell
E、调整CLK Tree,增大launch端的latency
5、某触发器特性表如下所示，则输出表达式为
| A | B | Qn+1 | 说明 |
|---|---|---|---|
| 0 | 0 | Qn | 保持 |
| 0 | 1 | 1 | 置0 |
| 1 | 0 | 1 | 置1 |
| 1 | 1 | ~Qn | 翻转 |
A. Qn+1 = A
B. Qn+1 = A ~Qn + ~BQn
C. Qn+1 = ~A Qn + A ~Qn
D. Qn+1 = B
6、逻辑表达式A+~BC+DE等效于
A. ~(A + BC + DE)
B. ~ ((~A)(B~C)~(DE))
C. ~(~A(B + ~C)~(DE))
D. ~(A~BCDE)
7、System Verilog中find/find_index操作的返回值是什么格式（)
A、[$]
B、无返回
C、返回到自己
D、Int
8、哪些情况下不会产生latch电路
A、组合逻辑中条件不全的case语句没有default赋值
B、使用if选择语句的组合逻辑没有else部分表达
C、时序逻辑中if选择语句，没有else部分表达
D、使用case选择语句的组合逻辑没有else表达
9、下面关于存储器的描述，请选择正确的叙述
A、因为动态存储器是破坏性读出，必须不断地刷新
B、固定存储器(ROM)中的任何一个单元不能随机访问
C、随机半导体存储器(RAM)中的任何一个单元都可以访问
D、CPU访问存储器的时间是由存储体的容量决定的，存储容量越大，访问存储器所需的时间就越长
10、下面是什么电路
always@(posedge clk or negedge rst_n) begin
if(rst_n==1'b0)
a <= 2'b0;
else if(b>2'b0)
a <= b;
end
A、综合为latch
B、组合逻辑
C、带同步复位的d触发器
D、带异步复位的d触发器
11、有一个左移移位寄存器，当预先置入1011后，其串行输入固定接0，在4个移位脉冲CP作用下，四位数据地移位过程是
A、1011–0101–0010–0001-0000
B、1011–1100–1101–1110–1111
C、1011–1010–1001–1000–0111
D、1011–0110–1100–1000–0000
12、关于Task与Function语句，以下正确的是（)
A、在Task中,不可以调用Function
B、Function必须要有返回值
C、Task可能会消耗仿真时间
D、Function至少有一个输入变量
13、SystemVerilog 的数据类型中，不属于4态（0，1，X，Z)的类型是（)
A、logic
B、reg
C. bit
D.integer
14、请问SUM的位宽要声明成多少bit，才能保证计算的结果没有overflow( )
SUM = A[16:0] + B[16:0] +C[16:0] + D[15:0] + E[15:0] + F[14:0] + G[13:0] +H[13:0]+I[9:0]
A、21-bit
B、22-bit
C、19-bit
D、20-bit
15、反相器的延时用TpLH(Low to High Propagation delay)和TpHL (High to Low Propagation delay)表示。当TpLH =0.05ns且TpHL =0.15ns。如下的震荡环的周期是多少()
A、1.00ns
B、0.75ns
C、0.25ns
D、0.50ns
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