该专栏为热销专栏榜 第77名文章目录
- 前言
- 一、选择题
-
- 1.在system verilog中，关于类(class)的说法正确的是:
- 2.在Verilog 中，可以利用函数（关键字为function）将重复性的行为级设计进行提取，并在多个地方调用，来避免重复代码的多次编写，使代码更加的简洁、易懂。关于函数不正确的是()。
- 3.约束块中有如下语句，b的取值范围是多少:
- 4.在编写System verilog断言的时候，要表示在当前时钟沿检查到a=1后，检测接下来连续4个时钟内b=1。以下写法正确的是:
- 5.在UVM中分为许多的phase，以下需要消耗仿真时间的一组phase是?
- 6.在某个类中，有如下定义，下列选项描述正确的是:rand int len;
- 7.下面哪一个语句可以在program中定义或者添加
- 8.在system verilog中具有4态的数据类型是:
- 9.在下列程序中initial块执行完后，A、B的值分别是多少?
- 10.观察下面的代码，假设a的值为1000，则b的结果为()。
- 11.以下不属于UVM具有的优势的是?
- 12.以下关于汇编语言的描述不正确的是
- 13.reg[3:0]A;执行A=2'h0F;那么最后变量A的值是
- 14.AMBA(Advanced Microcontroller Bus Architecture)总线的几个类型中，速率最快的是
- 15.在Verilog语言中，module和endmodule之间是()的; begin和end之间的内部语句是()的。
- 二、简答题
- 三、大题
前言
笔试题型：选择题 + 简答题 + 大题
笔试平台：牛客（电脑监控 + 手机监控）
笔试时间：1h
一、选择题
1.在system verilog中，关于类(class)的说法正确的是:
A. 类只能在program中使用，不能在module中使用
B. 类中的程序称为方法，也就是在类的作用域内定义的内部task或者function
C. 使用constant声明静态变量
D. 类只能在program，package中定义，不能在module中定义
2.在Verilog 中，可以利用函数（关键字为function）将重复性的行为级设计进行提取，并在多个地方调用，来避免重复代码的多次编写，使代码更加的简洁、易懂。关于函数不正确的是()。
A. 只有一个返回值或输出
B. 不含有非阻塞赋值语句
C. 不含有任何延迟、时序或时序控制逻辑
D. 函数可以调用其他函数
3.约束块中有如下语句，b的取值范围是多少:
rand bit [5<
订阅专栏 解锁全文
2118
被折叠的 条评论
为什么被折叠?
到【灌水乐园】发言
