2024年数字IC秋招-芯动科技-数字IC验证工程师-笔试题

最新推荐文章于 2024-10-16 11:01:50 发布
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分类专栏： 24届数字IC秋招笔面真题 文章标签： 学习 数字ic ic 秋招笔试题 24届
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本文介绍了2024年秋季芯动科技针对数字IC验证工程师的笔试情况，包括简答题型的笔试内容，如testbench编写、序列检测、时钟频率计算以及跨时钟域传输问题。笔试在牛客平台上进行，采用双机位监控，时间紧，题目难度较大，主要考察考生的数字IC验证技能。

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文章目录

前言

笔试题型：简答题
笔试平台：牛客（电脑监控 + 手机监控）（少有的双机位监控）
笔试时间：2h

个人感受：全部都是大题，时间很不够

1、编写testbench

clk1=50MHz，clk2=10MHZ，写出产生时钟clk1的两种方式，以及如何通过clk1产生clk2，要求两个时钟同步。

2、编写testbench

sram，输入8bit数据，地址，输出8bit数据，写个testbench，分别读和写的task，调用进行验证。
写task要求输入为数据和地址的队列，调用一次把队列中的数据全部写进去，读task自己定义

3、序列011001连续检测

4、计算下面电路的最高工作频率

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而这其中的Tdelay又包含了时钟源端到触发器clk的延时Tck1（一般题目认为是0，如果有的话也不影响加上即可，但是算上Tck1的话，一般Tskew会被Tck2代替，我认为本质是一样的，因为skew本身是两个触发clk端时钟沿的差值），c到q的延时Tcq和组合逻辑延时Tcomb。：使用三段式状态机设计一个去抖电路，输入信号sig_in[1:0]为片外的两个拨码开关，去抖的宽度为1ms,电路的输入时钟clk为1GHz，复位信号是rst_n，低有效。给出推导过程和门电路图，要求尽量少的使用逻辑门。
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3、sram，输入8bit数据，地址，输出8bit数据，写个testbench，分别读和写的task，调用进行验证写task要求输入为数据和地址的队列，调用一次把队列中的数据全部写进去，读task自己定义。2、cIk1=50MHz，clk2=10MHZ，写出产生时钟clk1的两种方式，以及如何通过clk1产生clk2，要求两个时钟同步。1、队列的入队、出队操作。
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是的，这句话是正确的。在Verilog中，reg声明的信号通常会被综合工具映射为触发器或存储元件，以在硬件中保存状态。reg虽然被称为“寄存器”，但在硬件描述中，它不一定表示软件中常见的 CPU 寄存器，而是表示状态元素，如触发器或存储单元。通常，时序逻辑的组合是用连续赋值assign进行描述，而状态元素则使用reg声明，并在时序逻辑块中进行更新。在综合时，reg被映射为适当类型的硬件存储单元，如 D 触发器、JK 触发器等。需要注意的是，虽然在硬件综合时reg。
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此部分包含华为机试真题，方向是数字芯片，内容详细包括设计、验证、后端等，大部分题目给出参考答案。华为机试都是从题库里抽题目，所以这些题目还是很有参考性的，甚至是完全一样，可以搜到的。（题目内容较多，将分开编写几个文章）A. genvarB. integerC. wireD.reg参考答案：AA.综合的时候，define无法跨文件列表生效B.宏定义文件最好放在一个文件中集中管理，防止出现不同的项目需要修改不同的宏定义值，但是却漏改了某些地方的情况出现。
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