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- 前言
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- 1、已知a = 1'b1;b = 3'b001，那么{a,{2{b}}} = （ ）
- 2、在一个SOC中数据通路中，Master到Slaver 的单命令完成Latency是100Cycle，能支持的最大命令Outstanding是10，则完成10个命令访问的最小平均Latency大约是（ )
- 3、generate语句中的循环控制变量应该定义为( )类型
- 4、下面的选项中关于宏定义的说法不正确的是（ )
- 5、关于类的继承，下面说法正确的是（ )
- 6、以下说法错误的是（ )
- 7、分析下面一段程序，正确的打印结果是（ )
- 8、存储器层次结构的理论基础局部性原理主要是指（ )
- 9、Verilog 中data[10-:5]与下列哪种表述是等效的
- 10、如下关于同步FIFO描述正确的是（ )
- 11、关于时钟门控的说法正确的是( )
- 12、常见的SoC片内总线互联拓补结构有（ )
- 13、Verilog 中循环语句有( )
- 14、有关功耗,以下说法不正确的是?
- 15、MIPS CPU处理器速度的一种衡量指标是
- 16、在verilog 中,if 语句和case语句可以相互嵌套使用。
- 17、在RTL 代码的综合中，如果需要调用DC中自带的IP,例如加法器、乘法器、比较器等，必须调用下面中的那个库?
- 18、根据CELL阈值电压不同可以分为LVT (Low V threshold),RVT(Regular V threshold) ,HVT (HighV threshold)等类型，根据CEL工作频率由高到低排序正确的是:
- 19、验证环境中提到的计分板(Scoreboard)是用来模拟DUT功能的组件
- 20、有符号数右移需要使用哪种操作符
- 21、下面verilog 语句中的变量b需要定义为wire类型:assign a=b;
- 22、CLKA时钟域的10ns跨度的信号，同步到CLKB(时钟频率100MHz)的时钟域，直接打两拍可能会采不到是因为什么导致的
- 23、哪些技巧是偏向于优化面积的?
- 24、如下verilog 代码仿真打印结果是:
- 25、下面哪个不是同步复位的优点
- 26、工艺越先进，静态功耗占比越低
- 27、总线QoS (Quality of Service)主要是为了提升系统的哪个特性?
- 28、下列不属于常用状态机编码的是
- 29、link library是针对综合哪一步设置的
- 30、模块只收敛到0.75V，提压到0.85V可以正常工作
前言
此部分包含华为机试真题，方向是数字芯片，内容详细包括设计、验证、后端等，大部分题目给出参考答案。华为机试都是从题库里抽题目，所以这些题目还是很有参考性的，甚至是完全一样，可以搜到的。
（题目内容较多，将分开编写几个文章）
1、已知a = 1’b1;b = 3’b001，那么{a,{2{b}}} = （ ）
A.4’b1001
B.7’b1001001
C.4’b1002
参考答案：B
2、在一个SOC中数据通路中，Master到Slaver 的单命令完成Latency是100Cycle，能支持的最大命令Outstanding是10，则完成10个命令访问的最小平均Latency大约是（ )
A.100
B.11
C.99
D.10
参考答案：B
3、generate语句中的循环控制变量应该定义为( )类型
A. genvar
B. integer
C. wire
D.reg
参考答案：A
4、下面的选项中关于宏定义的说法不正确的是（ )
A.综合的时候，define无法跨文件列表生效<
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