该专栏为热销专栏榜 第65名文章目录
- 前言
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- 1、uvm_phase机制按照是否消耗仿真时间分为哪几类
- 2、多比特信号A，在时钟域clk_a存在从8’d100到8’d101的变化过程中，若在时钟域clk_b采用触发器直接采样，可能采到的数据
- 3、下列哪个不是必须的，在post-layout时序仿真时？
- 4、有关异步FIFO,以下说法正确的是
- 5、数字电路中用补码来表示负数，补码可以直接参与"加减”运算，但不能直接参与乘法*运算
- 6、int a; int test_q[$]=(2,5,3,8); a=test_q.pop_back(); 上述代码执行完后a的值是
- 7、时序收敛的PLL 3分频器的输入时钟和分频后的输出时钟的关系是异步时钟
- 8、以下关于仲裁功能说法错误的是:
- 9、一个4位D/A转换器，它满刻度输出电压为20V，当输入数字量1101时，输出电压为
- 10、数字芯片开发过程中会经常使用verilog的task和function做仿真使用，两者的区别如下说法不正确的是
- 11、下面哪一个不是Memory的低功耗设计中使用的
- 12、下列可以用于获取-100~100随机数的函数有
- 13、regB是多少
- 14、以下不属于异步电路引入的问题
- 15、initial 和always的区别是
- 16、当模块的代码覆盖率达到100%时，下列说法错误的是
- 17、目前，存储器层次结构中主要使用的存储器技术有哪些?
- 18、报文处理设计规格：支持的报文长度为 36-256 字节，其余长度的报文直接丢弃，接收的报文长度小于64字节时填充PAD（任意数据），使报文长度达到64字节，然后再转发，下面描述错误的是：
- 19、下面哪个选项不是Symmetrical Multi-Processing架构的优点
- 20、模块的寄存器配置信号都可以设置为multi -Cycle,便于时序收敛
- 21、关于异步时钟下面说法正确的是
- 22、if（A==1’bx） $display（Aisx）,当A等于x时，显示Aisx
- 23、下面表达式正确的是
- 24、时序逻辑always语句中，if-else语句中，可以缺省else
- 25、在一个 soc 数据通路中，总线的时钟为 120Mhz，数据位宽为 128bit，DDR 的时钟为 300Mhz，数据位宽为32bit，平均带宽利用率为70%，则该数据通路峰值带宽是多少
- 26、下面Verilog代码描述的电路，在复位撤销后的第56个时钟沿之后,dout的值是
- 27、下面哪些会导致代码不可综合
- 28、关于静态时序分析(STA)哪些说法是正确的?
- 29、降低电路翻转率常用方法有
- 30下面关于异步电路危害的描述正确的是
前言
此部分包含华为机试真题，方向是数字芯片，内容详细包括设计、验证、后端等，大部分题目给出参考答案。华为机试都是从题库里抽题目，所以这些题目还是很有参考性的，甚至是完全一样，可以搜到的。
（题目内容较多，将分开编写几个文章）
1、uvm_phase机制按照是否消耗仿真时间分为哪几类
A. function phase
B. task phase
C. program phase
参考答案：AB
2、多比特信号A，在时钟域clk_a存在从8’d100到8’d101的变化过程中，若在时钟域clk_b采用触发器直接采样，可能采到的数据
A. 8’b0110_0101
B. 8’h64
C. 8’d0
D. 8’h65
参考答案：ABD
3、下列哪个不是必须的，在post-layout时序仿真时？
A. 标准延时格式文件
B. post-layout网表
C. RTL代码
D. 综合网表
参考答案：CD
4、有关异步FIFO,以下说法正确的是
A.空信号在读时钟域产生,满信号在写时钟域产生
B.空信号在读时钟域产生,满信号在读时钟域产生
C.空信号在写时钟域产生,满信号在写时钟域产生
D.空信号在写时钟域产生,满信号
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