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本文整理了2024届华为数字IC秋招机试的多道笔试题，涵盖数字芯片设计、验证、后端等多个方面，包括信号跨时钟域同步、功能覆盖率、System Verilog语法等知识点，还提供了部分题目的参考答案。
文章目录
- 前言
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- 1、多比特信号A，在时钟域clk_a存在从8’d100到8’d101的变化过程中，若在时钟域clk_b直接采用D触发器采样，可能采样到数据是
- 2、报文处理设计规格：支持的报文长度为 36-256 字节，其余长度的报文直接丢弃，接收的报文长度小于64字节时填充PAD（任意数据），使报文长度达到64字节，然后再转发，下面描述错误的是：
- 3、在数字电路设计时，为了保证电路的可测性(一般用于 debug)，下列哪些项可以作为调试信息
- 4、多bit信号跨时钟域同步常用的方式有
- 5、下列哪些不是System Verilog功能覆盖率的语法
- 6、UVN中uvm_object、uvm_component区别
- 7、下面哪条语句是对的
- 8、下列关于IC设计中同步复位与异步复位的区别，正确的是
- 9、以下逻辑函数哪些是Y=AB’C+A’+B+C等价的
- 10、关于亚稳态的描述错误的是（ ）
- 11、一段程序如下，请问在45这个时刻上，A B的值各是多少
- 12、下列关于综合的说法哪项是不正确的
- 13、当功能覆盖率（Functional Coverage）达到100%，可以说明
- 14、使用相同时钟沿的同步数字电路，以下因素和最高工作频率无关的是
- 15、同步电路设计中出现setup time不满足，不可以采用下面哪种措施解决
- 16、下列说法正确的是
- 17、Moore状态机和Mealy状态机的差异在（ ）是否相关。
- 18、计算机执行程序时，在（ ）的控制下，逐条从内存中取出指令、分析指令、执行指令。
- 19、相位固定且频率相同的时钟就是同步时钟（ ）
- 20、下面的verilog代码，产生的时钟频率是：
- 21、如果该class会被继承，则该class所有定义的function/task都需要加virtual（ ）
- 22、bit、logic、reg都是4态数据类型
- 23、关于亚稳态，以下说法错误的是（ ）
- 24、以下说法关于低功耗的说法不正确的是：
- 25、在System Verilog中，调用$write可以自动地在输出后进行换行
- 26、以下代码最终实现的约束效果是
- 27、下列哪项不属于动态功耗?
- 28、数字电路中用“1”和“0”分别表示两种状态，二者无大小之分
- 29、芯片的某条时序路径的保持时间不满足，可通过降低工作频率来满足保持时间
- 30、异步处理电路中，两级触发器同步方法可以确保第二级寄存器的输出不出现亚稳态
前言
此部分包含华为机试真题，方向是数字芯片，内容详细包括设计、验证、后端等，大部分题目给出参考答案。华为机试都是从题库里抽题目，所以这些题目还是很有参考性的，甚至是完全一样，可以搜到的。
（题目内容较多，将分开编写几个文章）
1、多比特信号A，在时钟域clk_a存在从8’d100到8’d101的变化过程中，若在时钟域clk_b直接采用D触发器采样，可能采样到数据是
A.8’h64
B.8’h65
C.8’b01100101
D.8’d0
2、报文处理设计规格：支持的报文长度为 36-256 字节，其余长度的报文直接丢弃，接收的报文长度小于64字节时填充PAD（任意数据），使报文长度达到64字节，然后再转发，下面描述错误的是：
A.因为大于256B的报文被丢弃了,所以不需要验证该点
B.因为填充PAD是任意数据,因此随便挑一组特殊值，例如全0验证即能够保证功能正确
C.因为小于36B的报文被丢弃了，所以不需要验证该点
D.该报
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