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本文提供了华为数字IC秋季招聘的机试真题，涵盖了数字芯片设计、验证、后端等多个方面，包括Verilog语言、功耗管理、FIFO设计、时序逻辑等内容，并给出了详细的参考答案。
文章目录
- 前言
-
- 1、wire #5 Arb；assign #2 Arb=Bod&Cap；Cap=1，Bod由1变成0，Arb会如何变化
- 2、减少片外DRAM的访问，而代之以片内SRAM访问，这样可以降低访问功耗，降低片外DRAM，同时加大片内SRAM能节省成本
- 3、一个十进制数-4，定点位宽为4bit,在Verilog语言中分别用2进制补码表示为
- 4、设计一个异步FIFO用于数据缓存，FIFO写入数据时钟100MHz，读出时钟50MHz。写入数据在100个Cycle最多写入50个数据，那么此FIFO设计的深度多少比较合适？
- 5、电源门控可以有效的同时降低动态功耗和静态功耗
- 6、将逻辑通过CLK Gate方式引入CK路径中，可以减少D端逻辑的路径时延
- 7、关于下面约束，说法正确的是
- 8、在Verilog中，assign din[31:0]=32’hFF00_ABC4; assign dout[31:0]=(din<<2)>>4; dout的值是多少？
- 9、在编写时序逻辑代码时，下列哪个方法不能明显降低动态功耗
- 10、关于三段式状态机的描述，下列说法正确的
- 11、关于SI(信号完整性)和PI（电源完整性）的基本概念，下列说法错误的是
- 12、以下哪个总线接口可以支持多主机功能
- 13、I2C总线接口在快速模式下的数据位理论传输速率可达
- 14、I2C器件中，7bit模式的器件和10bit地址模式的器件，可以连接到同一个I2C总线中？
- 16、如果一个电路中的某个时刻路径有setup time violation，请问升高或降低工作频率对这个violation的影响哪个说法是对的？
- 17、a<b-1和a<(b-1)的结果一致
- 18、下面这段代码，vld为0，data_l在翻转时，乘法器不产生动态功耗
- 19、当跨时钟域处理多bit数据时，如果没有速度要求，从面积功耗角度选择哪种处理方式较优？
- 20、动态功耗主要与电路翻转和短路有关，与工作电压和工艺无关
- 21、在时序逻辑中，所有的if预计应该有else语句对应，以避免产生latch，并且方便综合插入CG（clock gating）
- 22、以下低功耗措施中，哪种不是降低电路翻转率的方法?
- 23、以下选项中，z的二进制表示正确的是（ ）
- 24、以下操作符优先级最低的是
- 25、下列说法正确的是
- 26、描述时序逻辑时，只有if条件分支没有else分支有助于综合(Desian Compile,DC)自动插icg，降低寄存器翻转率
- 27、逻辑函数化简Y=AB’C+A’+B+C，结果为
- 28、如下哪项是Formality可以验证的?（D）
- 29、下列选项中（）不是verilog HDL的关键字
- 30、仿真时经常需要代码调用Verilog系统函数以达到相应的仿真结果，如下不是Verilog系统函数的是
- 31、在数字电路设计时，为了保证电路的可测性(一般用于debug)，下列哪些项可以作为调试信息
- 32、多bit信号跨时钟域同步常用的方式有
- 33、下列哪些不是System Verilog功能覆盖率的语法
- 34、UVM中uvm_object、uvm_component区别
- 35、下面哪条语句是对的
- 36、下列关于IC设计中同步复位与异步复位的区别，正确的是
前言
此部分包含华为机试真题，方向是数字芯片，内容详细包括设计、验证、后端等，大部分题目给出参考答案。华为机试都是从题库里抽题目，所以这些题目还是很有参考性的，甚至是完全一样，可以搜到的。
（题目内容较多，将分开编写几个文章）
1、wire #5 Arb；assign #2 Arb=Bod&Cap；Cap=1，Bod由1变成0，Arb会如何变化
A.延迟7单位时间后，由1变成0
B.延迟5单位时间后，由1变成0
C.延迟2单位时间后，由0变成1
D.延迟5单位时间后，由0变成1
参考答案：A
2、减少片外DRAM的访问，而代之以片内SRAM访问，这样可以降低访问功耗，降低片外DRAM，同时加大片内SRAM能节省成本
A.正确
B.错误
参考答案：B
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