24届数字IC验证——SV+UVM基础知识汇总（四）

最新推荐文章于 2024-04-20 09:37:20 发布
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分类专栏： 24届数字IC秋招笔面真题 文章标签： ic 数字ic 学习 UVM SV
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本文汇总了数字集成电路验证中关于SystemVerilog（SV）和UVM的基础知识，包括约束类型、solve...before与if-else的区别、断言的用法及其相关操作符、并发断言的层次、调试方法、随机化内容以及clocking block的skew。掌握这些知识点能帮助读者深入理解数字IC验证。
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前言

汇总整理在面试过程中常见的问题，如果都能回答下来，那么面试肯定不成问题的

16、约束的类型、solve…before

权重约束dist、条件约束if-else/->、软约束soft、内嵌约束randomize…with…、范围约束inside

约束是声明性代码，是并行运行的。

（1）内嵌约束和class里面的约束有何区别

没有区别，是等效的，但是要注意约束不要发生冲突

（2）solve…before和if-else区别

会举例说明，会改变随机的概率，只能是整数使用，且不能是randc
条件约束if-else是并行运行的，两个变量的值同时确定
solve—before是先确定前者的值，再确定后者的值，有先后顺序

17、断言

（1）intersect、and、or、throughout、within区别

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24届数字IC验证——SV+UVM基础知识汇总（一）
qq_42135020的博客
04-16 1248
汇总整理在面试过程中常见的问题，如果都能回答下来，那么面试肯定不成问题的分别构建不同抽象级的transaction，来实现复杂的激励。（以前是单一层次的sequence，对激励复用、上层复用不塌友好）不同层级之间的sequence没有继承关系，相互之间进行转换低层次的sequence从高层次的sequencer中获取高层次的sequence，并将其转换为低层次的sequence，再通过低层次的sequencer发送出去如何连接：低层次的sequencer包含高层次sequencer的句柄。
24届数字IC验证——SV+UVM基础知识汇总（二）
qq_42135020的博客
04-16 555
汇总整理在面试过程中常见的问题，如果都能回答下来，那么面试肯定不成问题的。
SV验证学习笔记（一）——异步FIFO的验证框架代码思维导图
qq_42138663的博客
03-12 160
TB验证平带基本框架
SV学习笔记（一）-验证技术
maopao_TT的博客
08-17 202
目前SoC尺寸增加，市场比例增加的情况下，越来越多的IC设计公司都将Emulation/FPGA原型开发引入了验证流程中。最近的10年中，IC/ASIC市场经历了巨大的痛苦，已解决日益增加的验证复杂性，而这主要是采用SOC级设计所带来的。SoC尺寸增大的同时，也让原有的仿真方案速度降低，而对于一些复杂场景，性能测试，软件开发的要求无法满足。相比于20年前的定向激励和测试通过率，目前SOC的动态验证技术讲依赖更多的途径来量化验证进度。functional coverage：功能覆盖率。
sv杂谈-双向约束、-＞、solve before
juvenilexhq的博客
06-23 4650
1.双向约束强调的是各个约束块之间执行的过程是并行的，也就是最终的结果是A约束块和B约束块综合出来的结果。2.->强调的是前后两个值之间的约束关系，比如： （1）当x = 0的时候y一定为0；（2）当x != 0的时候，y的值随意；（3）当y == 0的时候，x值是随意的；（4）当 y != 0的时候，x一定不为0；总结就是x为0的时候y一定为0需要注意的是，->和if==约束中使用if else语句看起来似乎是有先后条件的，但是实际上他仍然是并行执行的，也就是x和y的值是同时确定的，但是在确定的时候是
SV知识点总结-覆盖率
juvenilexhq的博客
04-05 8348
覆盖率 1.覆盖率的类型 代码覆盖率：（1）跳转覆盖率（2）行覆盖率（3）分支覆盖率（4）条件覆盖率（5）状态机覆盖率； 断言覆盖率：（interface和module都可以做，但是不能在class做） 断言中的一些基本操作符号：（1）|->和|=>（2）##（3）[*n]和[=n],注意a[*0]的情况 （4）and/or/intersect/frist_match/througuht/within/if/ended：and/or:开始时间相同；满足时间可以不相同（以稍晚的为主）；一
UVM：8.1.2 约束的重载
07-06 2667
1.测试时，有多种异常错误，在transaction中加入标志位： 1）大多数情况下，都应该为0。 2）每次都约束很麻烦： 2.出现概率非常低，也可以dist： 但何时取1，很难控制。 1）正常可以如下随机： 2）异常时，如下： 前提是m_trans 已经例化，否则用uvm_do： 这样回报空指针错误。（？？？） 3.上述只
24届数字IC验证——SV+UVM基础知识汇总（八）
qq_42135020的博客
04-19 335
汇总整理在面试过程中常见的问题，如果都能回答下来，那么面试肯定不成问题的首先是阅读spec，了解模块功能，根据spec提取出验证功能点，指定验证计划，包括使用的验证方法，功能点等；第三是搭建验证环境，第四是先写个简单的case把环境跑通，再根据功能点去写不同的case；第五收集覆盖率，包括代码、功能覆盖率等；然后进行回归测试，最后是对结果进行分析和总结。
24届数字IC验证——SV+UVM基础知识汇总（九）
最新发布
qq_42135020的博客
04-20 469
汇总整理在面试过程中常见的问题，如果都能回答下来，那么面试肯定不成问题的。
24届数字IC验证——SV+UVM基础知识汇总（七）
qq_42135020的博客
04-19 359
汇总整理在面试过程中常见的问题，如果都能回答下来，那么面试肯定不成问题的。
SV中的随机化约束
juvenilexhq的博客
09-06 618
通过调整权重，然后进行永久循环随机，通过find_index with找到5，并且总的数组含量大于5的情况下在退出随机，否则就一直进行随机。（3）数组随机，在使用sum函数的时候一定要注意，为了避免上面两种情况，一定要县约束每个变量大致范围，在使用sum函数进行约束。拆分，需要随机的内容包含：（1）变量取值范围（2）变量和的范围（3）变量个数（4）数组中5的个数不超过10个。（1）后来的约束覆盖前者约束（2）子类约束覆盖父类约束（3）外部约束覆盖内部约束。（1）~（3）都可以设定一个变量，通过变量来约束。
sv 功能覆盖率
qq_40571921的博客
01-03 675
覆盖率常见编写；
关于随机化约束solve...before的详细解释
Mr.翟的博客
08-03 9084
文章目录一、典型的随机分布二、solve...before约束2.1.不添加solve...before约束时的随机变量概率2.2.添加solve...before约束时改变随机变量概率   SystemVerilog中随机变量在常见的约束（符号约束、inside约束、条件约束、内嵌约束）条件下，其随机值出现的概率是均等的。但是使用solve…before约束后，将会改变随机数值的出现几率，使得某些特定的取值情况更易出现。 一、典型的随机分布 class transaction; rand bit[2:
SV学习笔记（二）
叫好与叫座虽然不是对立面，但想在同一个作品中达到双重效果很难。
04-03 1361
interface的定义结构与module类似。interface的 端口列表只需定义时钟、复位等公共信号，或者不定义任何端口信号，而在变量列表中定义DUT与TB连接的各个变量， 建议用logic来定义。interface也可以依靠参数化方式提高复用性。interface在例化时， 与module例化方式相同。
SV基础知识6---覆盖率收集
m0_59670134的博客
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1覆盖率的类型 （概述 覆盖率反馈回路 代码覆盖率 断言覆盖率 漏洞率曲线 功能覆盖率） 概述 覆盖率是衡量验证完备性的一个通用词语，用来衡量设计中已经被测部分和未测部分的比例，通常被定义为已达到所需验证部分的百分比。 覆盖率工具会在仿真过程中收集信息，进行处理得到覆盖率报告，再根据报告找出覆盖之外的盲区，修改现有测试用例或者创建新的测试用例来填补这些盲区，这个过程可以一直迭代进行，直到达到目标覆盖率 代码覆盖率 代码覆盖率用于衡量你执行了多少设计代码，关注点在设计代码上，而不是测试平...
UVM功能覆盖率(二) —— 基本语法介绍
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hh199203的博客
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文章目录前言一、覆盖组covergroup二、覆盖点coverpoints2.1 iff关键字2.2 default关键字2.3 bins关键字2.3.1带参数的bins2.4 with关键字2.5 wildcard关键字2.6 ignore_bins关键字2.7 illegal_bins关键字2.8 一些异常情况的举例分析三、交叉覆盖率cross3.1 cross关键字3.2 binsof和intersect关键字四、覆盖率选项4.1 option4.2 type_option五、覆盖率系统任务和函数..
system verilog 笔记（摘抄于网络）
qq_40571921的博客
05-24 619
接口的作用 对各个模块做清晰有序的连接，同时将DUT和testch隔离开来，提高环境的复用性。需要注意的是：接口中的信号应该定义为四值逻辑，这样是为了防止接口与DUT相连时，X与Z的信号丢失。 接口还可以使用modport进一步确立不同对象对信号的连接方向。 program的使用 一般将设计部分放在module中，而将测试采样的部分放在program中。因此，program可以认为是软件的区域。所以always，module，interface等不应该出现在program中。 2.program驱动外部的
SVA序列表达式操作符（intersect、within、throughout、first_match、matched）
weixin_42705678的博客
11-28 4597
构造一些比较复杂的序列时，常用的交叠操作符有时已经不能满足要求。 1.intersect 通常来说使用方法是(sequence)intersect(sequence)，两端不能是property，需要确认两端的sequence都同时开始； 两个sequence长度也相同； module top_tb; logic clk; logic sig0,sig1,sig2,sig3,sig4; initial begin clk = 1'b0; forever #1 clk = ~clk;
SV学习笔记—覆盖组及覆盖率数据采样方法
不定期分享IC验证学习笔记
05-05 6222
目录 0.前言 1.coverage 2种采样方法 1.1 sample 1.1.1在program中采样 1.1.2在class中采样 1.2 @event 2.Coverage数据采样方法 2.1功能覆盖率的计算方法 2.2信号的常规采样 2.3枚举类型的采样 2.4条件覆盖率 2.5翻转覆盖率 2.6wildcard覆盖率 2.7忽略数值 2.8不合法的仓 3.交叉覆盖率 3.1忽略交叉仓 0.前言 覆盖组（covergroup）与类相似，一次定义后可多.
基于sv+uvm搭建soc/asic验证平台 pdf
12-28
基于 SystemVerilog (SV) 和 Universal Verification Methodology (UVM) 搭建 SoC/ASIC 验证平台是一种常见的做法，在这个过程中，我们可以利用这两种强大的验证工具来实现高效、可靠的验证流程。搭建这样的平台需要...
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