24届数字IC验证——SV+UVM基础知识汇总（四）

最新推荐文章于 2024-10-25 22:38:50 发布
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分类专栏： 24届数字IC秋招笔面真题 文章标签： ic 数字ic 学习 UVM SV
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本文汇总了数字集成电路验证中关于SystemVerilog（SV）和UVM的基础知识，包括约束类型、solve...before与if-else的区别、断言的用法及其相关操作符、并发断言的层次、调试方法、随机化内容以及clocking block的skew。掌握这些知识点能帮助读者深入理解数字IC验证。
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文章目录

前言

汇总整理在面试过程中常见的问题，如果都能回答下来，那么面试肯定不成问题的

16、约束的类型、solve…before

权重约束dist、条件约束if-else/->、软约束soft、内嵌约束randomize…with…、范围约束inside

约束是声明性代码，是并行运行的。

（1）内嵌约束和class里面的约束有何区别

没有区别，是等效的，但是要注意约束不要发生冲突

（2）solve…before和if-else区别

会举例说明，会改变随机的概率，只能是整数使用，且不能是randc
条件约束if-else是并行运行的，两个变量的值同时确定
solve—before是先确定前者的值，再确定后者的值，有先后顺序

17、断言

（1）intersect、and、or、throughout、within区别

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24届数字IC验证——SV+UVM基础知识汇总（八）
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汇总整理在面试过程中常见的问题，如果都能回答下来，那么面试肯定不成问题的首先是阅读spec，了解模块功能，根据spec提取出验证功能点，指定验证计划，包括使用的验证方法，功能点等；第三是搭建验证环境，第四是先写个简单的case把环境跑通，再根据功能点去写不同的case；第五收集覆盖率，包括代码、功能覆盖率等；然后进行回归测试，最后是对结果进行分析和总结。
24届数字IC验证——SV+UVM基础知识汇总（九）
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