第10节 国产安路FPGA逻辑分析仪ChipWatcher使用方法介绍

        本节主要讲述国产安路FPGA逻辑分析仪ChipWatcher工具的使用，逻辑分析仪在FPGA调试中是一个非常重要的工具，利用FPGA内部资源实现了内部逻辑分析仪的应用，也能加速FPGA的开发过程，让工程师在项目中快速定位问题。我们以上一节按键消抖程序为例在其基础上添加逻辑分析仪抓取信号，让读者了解逻辑分析的创建和使用方法。

一、创建逻辑分析仪ChipWacher

        可以在信号定义后面添加 //synthesis keep 语句仿真信号不被优化：

        工程综合完成之后，打开按键消抖的TD工程，点击Tools-> Debug Tools -> ChipWatcher选项：

        因为我们之前工程中没有创建过debug工具，这里我们点击创建选项，然后点击OK按钮：

        点击选择采样的clock时钟：

        过滤器选择Input，时钟信号选择sysclk_P，选择箭头右进行添加，最后点击OK按钮：

        选择采样深度为1K，触发位置选择预定位，触发条件数选择1：

        在setup窗口空白处，鼠标右键，点击添加信号：

        这里我们添加想要观看的信号，点击OK：

        保存文件，给文件命名并保存合适的位置：

        添加到工程，选择yes：

全编译工程，并下载bit流文件。

注意：过了ioddr信号抓不了，可以抓前一级或者后一级的信号来分析。

二、板上验证

        双击打开debug文件：

        选择好响应的bit文件然后点击下载，等待下载完成：

        设置触发条件为上升沿触发：

        点击单次触发按钮：

        设置信号选择的数据进制格式：

        当条件满足时，触发完成：

三、总结

        本节主要讲述逻辑分析仪工具的创建和使用方法，逻辑分析工具使用还是比较方便的，能够加快调试进度。下一节主要讲述Verilog仿真中task语法的使用和随机数生成语法的使用。