Mentor-dft 学习笔记 day14-Analyze and Insert Test Points in a Post-Scan Design的24步

Test Point Analysis and Insertion

测试点是Tessent产品组合的一个重要特征。本章介绍VersaPointTM测试点技术，并解释如何使用Tessent ScanPro或Tessent LogicBIST在设计中插入测试点。

具体的介绍将会在下面的目录中

What are Test Points?

设计包含许多难以控制和/或观察的内部模式。即使在完全扫描插入的设计中也是如此。通过在这些位置添加称为测试点的特殊测试电路，可以提高设计的可测试性。例如，下图显示了一部分具有可控性和可观测性问题的电路

在这个例子中，或门的一个输入与1相关联这个值可能来自一个绑定的主输入或者它可以是电路内部的学习静态值。此静态值会阻止值通过该或门传播第二路径的能力。因此，观察测试在或门的第二输入端需要一个点，以改善观察。捆绑输入也在或门的输出端产生常数1。这意味着任何下游电路输出无法控制。输出端的引脚成为改善的测试点可控性。一旦识别出这些点，添加的电路可以改善可控性和可观测性问题。

Why You Use Test Points

使用测试点有三个不同的目的，所有这些都由Tessent的VersaPoint测试点技术解决。

•减少确定性模式计数。在某些情况下，测试覆盖率可能也会提高，但是通常改进很少。

•提高抗随机模式故障的测试覆盖率。插入测试点以提高随机模式控制和/或观察给定故障点的概率。

•提高ATPG期间未检测故障的覆盖率。ATPG覆盖损失可能是由于各种因素造成的，包括不可测试的电路或中止的故障。

Control Points and Observe Points

插入的测试点由控制点和观察点组成。

Control Points

可以插入两种类型的控制点，AND控制点或or控制点

 

控制点在捕获周期期间不会改变。AND和OR控制点是互斥的（有个非门）：具体来说，该工具不会在同一网络上同时插入AND和或控制点。

Control Point Clocking

该工具查看测试点扇出锥中的所有触发器，并选择驱动扇出锥内最大数量扫描触发器的时钟。如果在扇出cone中没有发现扫描触发器，它会选择驱动扇入cone内扫描触发器数量最多的时钟。

一旦确定了目标时钟，该工具将再次处理扇出cone，并从扫描触发器的时钟端口tap目标时钟，这需要跨越Verilog设计层次结构中最少数量的电平，并且与测试点处于同一功率域。再一次，如果在扇出cone中找不到任何扫描触发器，它会在扇入cone中选择最近的一个。如果两个cone中都没有扫描触发器，则该工具将对目标时钟驱动且与测试点处于同一功率域的扫描单元执行分层搜索。如果失败，该工具将检查时钟是否是测试点触发器所在实例的输入。如果失败，只要父实例仍在正确的电源域中，它就对父实例执行相同的检查。最后，如果其他一切都失败了，它通过tap测试时钟信号的源（在主输入引脚，或在使用add_clockscommand定义的时钟信号源）来使用测试时钟。

Observe Points

该工具在输出端以新扫描单元的形式插入观察点，以提高网表的可观察性。该工具支持每个观察点的专用扫描单元或多个观察点共享的扫描单元。共享新扫描单元时 该工具插入一个XOR树。

图6-4显示了通过XOR门和同一观察点连接的两个stem

Observe Point Clocking（同上述时钟）

Test Point Insertion Flows

This section插入testpoint在Pre-scan or Post-scan门级网表的示例

 

 

Analyze and Insert Test Points in a Pre-Scan Design

可以使用Tessent Shell分析测试点并将其插入到预扫描设计中。

Procedure