Mentor-dft 学习笔记 day40-Saving Timing Patterns（1）

最新推荐文章于 2024-05-31 10:44:14 发布

华子闭嘴

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分类专栏： eda-dft 文章标签：学习网络开发语言

本文链接：https://blog.csdn.net/qq_42327670/article/details/128281802

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本文详细介绍了Saving Timing Patterns的概念，特别是针对移位周期和占空比的讨论。通过举例和波形分析，解释了全速测试中避免捕获时钟延迟的策略。内容涵盖基本测试pattern数据格式的生成、ASIC供应商测试数据支持、并行加载扫描单元等，强调了并行加载在提高定时模拟性能中的作用，并指出该技术与设计风格和扫描单元类型无关。

摘要由CSDN通过智能技术生成

Timeplate Examples

例如，移位周期40ns，占空比为50%，timeplate所示：

timeplate tp_shift =

force_pi 0;

measure_po 5;

pulse_clock 10 20;

period 40;

end;

拉伸的timeplate可用于将时钟脉冲延迟40ns，同时保持相同的20ns占空比：

timeplate tp_load_and_capture =

force_pi 0;

measure_po 5;

pulse_clock 50 20;

period 80;

end;

11-3，拉伸波形增加了从捕获到移位以及从移位到捕获的地址转换的延迟。

Default Timeplate

可以显式指定工具使用timeplate,也可以使用过程文件中的“set default_timeplate”语句更改默认时timeplate。建议不要更改默认计时器，因为该工具可能会自动创建不同的程序，并将使用换档程序的计时器来执行此操作。定义默认计时器可能会导致工具使用拉伸的计时器，这并不总是理想的。

Transitions From Shift to Capture

许多设计都有测试硬件，使用SE在换档期间禁用异步控制信号（如设置和重置）。Tessent工具中DFT信号插入的逻辑也使用SE来实现此目的。不能使用将post-shift cycle 添加到load_unload procedure 中，因为这会迫使SE在加载卸载结束之前转换到0。除非在移位和捕获期间关闭设置/复位信号，否则扫描单元数据将受到干扰，工具将报告D1 DRC违规。

有四种方法允许捕获中的第一个时钟脉冲被延迟，而不需要在加载-卸载过程中添加 post-shift dead cycles。

Stretched Timeplate in Capture (Recommended)

在SE转换为0后延迟捕获脉冲的推荐方法是在所有扫描启用转换后延迟时钟（推荐）中所述的延长timeplate。图11-4中的波形显示了相同的解决方案，如果仅适用于捕获到地址的shift-to-capture transitions.。

Extended Clock Sequential and Capture Procedures

如果限制无法改变移位和捕获之间的时钟周期，则时钟顺序和捕获过程可以延长到一个以上的周期，以实现与捕获中的拉伸时间板（推荐）部分中所述的拉伸时间盘方法类似的效果。通过明确定义clock_sequential和捕获过程，可以扩展捕获过程。以下clock_sequential和捕获过程具有一个没有时钟脉冲的周期，之后是另一个包含时钟脉冲的循环。

timeplate tp1 =

force_pi 0;

measure_po 5;

pulse_clock 10 20;

period 40;

end;

procedure clock_sequential =

timeplate tp1;

cycle =

force_pi;

measure_po;

end ;