![](https://img-blog.csdnimg.cn/2019091813595558.png?x-oss-process=image/resize,m_fixed,h_224,w_224)
Verilog_demo
文章平均质量分 77
个人写的一些Verilog程序,供学习参考
日拱一卒_未来可期
不懂历史的FPGAer不是一个好厨子
展开
-
Verilog_寻找最高有效位的位置
近来在校内论坛上看到有位师兄面试海思的时候面试官问了个寻找最高有效位位置的问题,手痒试试看。题:寻找一16bit无符号数最高bit位的位置思:主要想法是输出的时延要固定,时延不能跟着位置走。于是想到了二分法,这样的话不论什么数,找到结果的时延都是固定的,且吞吐率还高,每个时钟周期都能吃数,启动间隔为1。module top_valid( input clk, input rst, input [15:0] d_in, output reg [3:0]原创 2021-09-13 21:49:19 · 3670 阅读 · 8 评论 -
数字频率计的Verilog设计
数字频率计本设计的项目工程源码链接:数字频率计源码功能描述数字频率计用来测量被测信号的频率,并且本设计能根据被测信号自动切换测量档位,不同测量档位的测试精度不同,测量档位与对应的测量精度如下所示第一档:测量范围1-99999Hz,测量精度1Hz;第二档:测量范围100kHz-999.99kHz,测量精度10Hz;第三档:测量范围1MHz-9.9999MHz,测量精度100Hz;第四档:测量范围10MHz-99.999MHz,测量精度1kHz;原理简述数字频率计的原理十分简单,要测量被测原创 2021-04-30 14:37:04 · 8519 阅读 · 5 评论 -
Verilog各类分频器设计详解
Verilog各类分频器设计详解分频器是时序电路的基本器件,它的功能是对系统时钟或其他时钟进行分频产生所需要的时钟信号。分频有两种方式:一是通过HDL语言建模产生所需要的时钟信号,二是利用开发工具的PLL进行分频。前者分频灵活,需编写代码实现;后者使用场景受限,因为有的低端FPGA没有PLL,但PLL的分频效果更好,而且在进行小数分频时也比较容易实现。本文首先尝试用HDL语言建模方式设计各种类型的分频器,最后给大家简单介绍一下PLL的使用。如有不足之处还望大家批评指正。偶数分频器我们先从最简单的偶数分原创 2021-04-08 11:39:49 · 15763 阅读 · 5 评论 -
FPGA学习之路—应用程序—原码二位乘法器及Verilog代码分析
FPGA学习之路——原码二位乘法器及Verilog代码分析原理原码乘法可以分为原码一位乘和原码二位乘,两者在实现规则上大同小异。原码一位乘每次判断乘数的最低位,对被乘数和部分积进行相应操作。而原码二位乘则是对乘数的低二位进行判断,并执行相关操作。两位乘数的取值可以有四种可能组合,每种组合对应于以下操作:00相当于0x,部分积Dresult右移2位,不进行其他运算;01相当于1x,部分积D...原创 2020-05-05 11:01:03 · 3117 阅读 · 0 评论 -
FPGA学习之路—应用程序—基于Verilog设计单总线8位ALU
FPGA学习之路——基于Verilog设计单总线8位ALU定义ALU(arithmetic and logic unit) 算术逻辑单元,简称ALU,是计算机的数学运算核心,也就是负责运算的组件,如将两个数相减或者做逻辑运算等。基本其它的组件都用到了ALU,它有两个单元,算术单元和逻辑单元。算术单元执行如加、减、乘、除操作,逻辑单元执行与、或、非、异或等操作。ALU的输入为操作数以及来自控制...原创 2020-05-04 22:00:31 · 4884 阅读 · 0 评论