使用脚本调用Modelsim软件对VHDL设计进行仿真（1）

使用脚本对VHDL语言进行仿真

vlib work
vmap work work
vcom -work work ../../design/bh45.vhd
vcom -work work tb_vhdl.vhd
vsim -voptargs=+acc work.tb_vhdl
add wave -position insertpoint sim:/tb_vhdl/*
run 10us

vlib是建立work库，

vmap是库的映射，第一个work是库的名称，第二个work是库的路径，

vcom是对.vhd文件进行编译，

vsim是调用modelsim软件对tb_vhdl文件进行仿真，

add是添加波形信号，

run 10us是调用modelsim软件仿真10us。