关于 Fpga 通信 单端转差分 不能差分输出，lvds 输出无信号问题

做了一个简单又繁琐的时序逻辑模块，输出方面要根据信号选择将那几路输入用 obufds 差分输出出去。

关于同一板子的两个 fpga通信(时钟不同)。单端通信输出都没问题但是一经过 obufds差分就不能输出信号了是哪里出了问题🥲

通过几天的问题搜索以及各种尝试，搜索到的问题解决方式寥寥无几，应该是我搜索方式与词条不对？

我大概找到问题所在，下午准备验证一下。可能是 bank io 供电问题，，，

因为我是两个 fpga 互连通信。fpga1 那边由于需要使用一些功能，只能接 3.3 电压，fpga1 两个输出直连 fpga2。我需要将这两个信号转为差分再从 fpga2 找 4 个引脚做差分再输出。我准备将fpga2 这些引脚所在 bank 的 vcco 调成 2.5v ，将输入信号换成 fpga2自己的信号，尝试有无差分输出。

【Xilinx 7系列FPGA的LVDS管脚限制为“HP BANK支持LVDS；HR BANK支持LVDS_25”，无方向限制，（摘自Xilinx ug471 Page 91）】

以下两个网址的引用是今天我找到的一些分享关于此问题的网页，以及这两个网址也是我自己今天问题解决方式的参考。感谢大家的分享。

看到有相似的问题与解决

bank io 供电