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RSS订阅原创 Xilinx-ZYNQ7000系列-学习笔记（27）：AXI时序分析
Xilinx-ZYNQ7000系列-学习笔记（27）：AXI时序分析一、AXI基本知识此部分之前的博客写过，大家请参考Xilinx-ZYNQ7000系列-学习笔记（10）：AXI总线下面将AXI_LITE各信号所表示的意义拿来：官方给出的AXI握手协议如下：AXI4 所采用的是一种 READY，==VALID ==握手通信机制，简单来说主从双方进行数据通信前，有一个握手的过程。 传输源 产生 VLAID 信号来指明何时数据或控制信息有效。而 目地源产生 READY 信号来指明已经准备好接受数据
2021-08-05 11:30:11
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原创 Xilinx-ZYNQ7000系列-学习笔记（26）：CAN总线
Xilinx-ZYNQ7000系列-学习笔记（26）：CAN总线前言：一直忙着找工作和毕业的事，许久未操刀了，最近需要用到新的知识，宗旨还是在督促自己学习的同时，总结笔记，帮助大家。老本行不能丢！一、CAN总线概述2.1 独立看门狗二、CAN总线使用方法2.1 CAN总线结构下图为CAN控制器的框图：配置寄存器（Configuration Registers）：CAN 控制器配置寄存器定义了配置寄存器。该模块允许用于通过APB 接口对寄存器进行读写访问。收发消息（Transmit and
2021-08-02 20:13:47
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空空如也
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