Xilinx时钟的动态配置（DRP 接口）

已于 2024-09-03 09:41:39 修改
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分类专栏： FPGA学习 文章标签： 学习 fpga开发
于 2023-09-20 09:31:34 首次发布
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版权
  • M:CLKFBOUT
  • D:DivReg
  • O:CLKOUT
    ClkReg1 Bitmap for CLKOUT[6:0] and CLKFBOUT用于配置 分频值D和反馈值M，其分频值为HIGH TIME + LOW TIME；
    PHASE MUX：为输出时钟的初始相移，分辨率为1/8 个VCO时钟周期；

ClkReg2 Bitmap for CLKOUT
DELAY TIME：用于移相，分辨率为1个VCO周期；
单个MMCM的DRP接口配置步骤：
1.将MMCM复位端拉起；
2. 向PowerReg（0x28）寄存器写入全1；
3. 配置 CLKFBOUT Register 1（0x14）寄存器，写入倍频值M;
4. 配置CLKFBOUT Register 2 （0x15）寄存器，对反馈时钟进行相位及延时、边沿动作进行配置；
5. 配置 DIVCLK Register（0x16）寄存器，对分频值D进行配置；
6. 配置 ClkReg1 for clockout[x](0x080/0x0A/0x0C/0x0E…),对输出的时钟频率分频值O及初始相位进行配置；
7. 配置ClkReg2，对相应的输出时钟进行相位、及边沿动作配置；
8. 将MMCM的复位端进行释放；
9. 等待MMCM输出时钟锁存；

XAPP888:参考设计使用处理MMCM地址的状态机驱动DRP端口，读取前面的值，屏蔽需要更改的位，设置新值，最后将该值写入MMCM DRP端口。
Reference Design Block Diagram

例：
在这里插入图片描述
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