FPGA时序分析
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FPGA静态时序分析与约束(四)、时序约束
前三章我们已经掌握了时序分析基本原理。但是,综合工具不知道我们的设计时钟频率是多大,我们想要的设计需求延时是多少,外部进来的时钟和数据之间的走线延时是多少,就没办法给出正确的时序报告以及违规路径。因此时序约束是必不可少的,只有正确的时序设计加上合理的时序约束,整个设计系统才能高效的运转。设计者根据实际的系统功能,通过时序约束的方式提出时序要求FPGA 编译工具根据设计者的时序要求,进行布局布线。原创 2024-03-15 17:05:09 · 1615 阅读 · 2 评论 -
FPGA静态时序分析与约束(三)、读懂vivado时序报告
前两篇文章介绍了什么是亚稳态?以及静态时序分析,但那些终究还是理论,那么在实际工程中,如何分析时序路径呢?如何将理论转到实际呢?原创 2024-03-13 14:55:07 · 1757 阅读 · 0 评论 -
FPGA静态时序分析与约束(二)、时序分析
建立余量Setup Slack= 数据锁存时间 - 数据抵达时间保持余量 Hold Slack = 数据保持时间 - 数据锁存时间原创 2024-03-12 15:47:54 · 1680 阅读 · 4 评论 -
FPGA静态时序分析与约束(一)、理解亚稳态
参考资料:Altera公司的官方发布的白皮书(提取码6Ese)亚稳定性(Metastability)是数字电路(含 FPGA)中导致系统失效的一种现象,当信号在非相关时钟域或异步时钟域之间传输时发生。本文叙述 FPGA 中的亚稳定性,讨论了它如何发生,如何导致系统失效。数字电路的设计者通过对两次失效之间间隔的平均值(MTBF)进行计算,得到亚稳定性的定量描述,从而指示设计者采取适当的方法以减少发生失效的可能性(几率)。原创 2024-03-11 16:10:45 · 1189 阅读 · 0 评论 -
关于Verilog中判断语句执行时序和modelsim时标取值的问题
verilog中if语句判断和执行是在同一时刻凡是在modelsim功能仿真中,右侧取样的信号一定是在时钟沿时刻翻转,0延迟。凡是在modelsim功能仿真中,左侧取样的信号一定是在时钟沿右侧翻转,非0延迟。原创 2023-12-25 22:56:59 · 1073 阅读 · 0 评论