08 verilog基础语法-循环语句

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#linux #vim #verilog

于 2022-04-07 07:00:00 首次发布

本文详细介绍了Verilog中的循环语句，包括for、repeat、while和forever，通过实例展示了它们在代码仿真中的应用。同时，探讨了语句的顺序执行和并行执行的概念，并提供了相应的代码示例。最后，提出了使用条件语句设计四选一多路选择器和11人投票表决器的问题，供读者思考。

虚拟机：VMware-workstation-full-14.0.0.24051
环境：ubuntu 18.04.1
应用工具：VCS（verilog compiled simulator，编译型代码仿真器）

一、学习内容

这小结学习循环语句和语句的顺序与并行执行
在这里插入图片描述

二、循环语句

循环语句分为4种：

for语句——通过3个步骤来决定语句的循环执行：
（1）给控制循环次数的变量赋初值。
（2）判定循环执行条件，若为假则跳出循环；若为真，则执行指定的语句后，转到第（3）步。
（3）修改循环变量的值，返回第（2）步。
repeat语句——连续执行一条语句n次
while语句——执行一条语句，直到循环执行条件不满足；若一开始条件即不满足，则该语句一次也不能被执行！
forever语句——无限连续地执行语句，可用disable语句中断！

（1）for语句

在这里插入图片描述
**【例 1】**用for语句描述的7人投票表决器：若超过4人（含4人）投赞成票，则表决通过。

module vote7 (
	output pass，
	input [6:0] vote
);
	reg[2:0] sum; //sum为reg型变量，用于统计赞成的人数
	integer i;
	reg pass;
always @(vote) begin
	sum = 0; //sum初值为0
	for(i = 0;i<=6;i = i+1) begin//for语句
		if(vote[i]) sum = sum+1; //只要有人投赞成票，则 sum加1
	end
	if(sum[2]) pass = 1; //若超过4人赞成，则表决通过
	else pass = 0;
end
endmodule