qq_43416206的博客

若采用算术运算的方式 ，我们可暂时不考虑传统的数字逻辑 ，只用到日常生活的算术观念 ，就可完成电路的描述 ，而其位数几乎不影响电路描述的复杂度。例如 ，A 信号宽度为 ４ 位 ，B 信号宽度为 ４ 位 ，利用连接符号将这两个信号连接成为宽度为 ８ 位的 Y 信号 ，如图 ２畅１５ 所示。对话框的默认值为 １００ns ，根据刚才所编辑的测试平台 ，只要 ８０ns 即可完成仿真 ，所以在此不必改变设定 ，直接按 钮即可进行仿真 ，而仿真结果将反映在波形窗口里 ，如图 ２畅１０ 所示。

例如 ，逻辑运算或算术运算 ，其中 ，采用逻辑运算的设计方式 ，比较像传统设计方式 ，设计步骤比较麻烦 ，但其所合成的电路比较简单；”语句实现或门电路 ，以此类推。根据表 １畅７ ，可在测试平台里的 A 、B 端分别输入“００” 、“０１” 、“１０”及“１１” ，再观察其输出端 O１ ～ O７ ，若输出与其真值表相同 ，则表示此电路功能符合预期。同样的方法 ，按 键开启其属性对话框 ，将其名称改为 B ，按 钮关闭对话框 ，移至适当位置 ，按鼠标左键 ，展开其宽度 ，再按一下鼠标左键即可。

在工具软件与计算机的辅助下进行设计 ，即所谓的 CAD （Computer Aided Design） ，让电路设计更有效率 ，还能进一步产生电路制造／组装所需的各项数据 ，即所谓的 CAM （Computer Aided Manufacturing ） ，以及测试电路所需的各项数据 ，即 CAT（Computer Aided Testing） ，CAM 与 CAT 合称为 CAM & T。至于描述的方式 ，也就是 VHDL 的语法 ，我们会在后面的章节中 ，陆续介绍。

以矩阵形式表示部分和之间的关系如图4.44所示。可见每个DSP48独立完成部分和，同时后级DSP48还完成与前级DSP48部分和相加的过程。同一时刻，每个DSP48完成不同滤波运算所需要的部分和，同一滤波运算所需要的部分和由4个DSP48分时完成，从而形成流水处理。通过以上数据处理过程的分析，可得如图4.45所示的硬件结构框图。整个系统由一个单端口RAM、4个DSP48、4个系数ROM、控制模块control以及4个MUX构成。

3．吞吐性能需求分析吞吐量在理论上是指在没有帧丢失的情况下，设备能够接受的最大速率。通常，吞吐量是针对某个特定连接或会话的，但在某些情况下，还需要说明网络的总吞吐量。理想的吞吐量应该与容量相等，但是在实际网络中，这是达不到的。容量取决于所使用的物理层技术。即使在网络出现通信峰值时，网络的容量也应该足够处理提供负载。理论上讲，吞吐量应该随着提供负载的增加而增加，最终达到网络全部容量的最大值。但是网络吞吐量与存取方法、网络负载及差错率等因素有关。

对于系数对称的FIR滤波器，可利用其对称性通过预加减少处理单元的 个数。以8抽头偶对称为例，其系数满足式（4.25）。从而，在Xilinx Virtex-5中相应的硬件结构如图4.33所示。显然，处理单元的个数可减少 至4个。此时，PE1对应的DSP48E配置为A×B＋C，PE2～PE4对应的DSP48E配 置为A×B＋PCIN。由于Virtex-5中的DSP48E没有预加器，因此需要额外的 逻辑资源实现预加功能。在Virtex-6和7系列FPGA中的DSP48E1本身就带有 预加器，因此，图4.33所示结

基于双端口RAM（此时RAM配置为Simple Dual Port RAM）的串行FIR滤 波器其设计思想 [3] 是输入数据周期性的动态流动是以读/写地址的改变 而实现的。这里的周期性是指输入数据的动态管理方式即读/写地址的变化 是周期性的，从而导致了输入数据的流动是周期性的。结合图4.11进一步 分析，将输入数据x（0）写入RAM的0号地址，在其整个生命周期内都将位 于0号地址，直至x（4）写入。x（1）写入RAM的1号地址，在其整个生命周 期内都将位于1号地址，直至x（5）写入。其他数据依此类推。

圆周系统、线性系统和双曲系统可以用统一的一个迭代方程来表 示，如式（3.124）所示，相应的操作指令如表3.21所示。表3.22和表3.23对三种系统进行了比较。 考虑到硬件架构的一致性，这里以圆周系统为例说明。由式 （3.103）和式（3.110）所示的迭代方程可得出CORDIC算法的基本处 理单元硬件架构 [8] ，如图3.93所示。如果只是利用向量模式求取幅 度，图中的虚线部分结构是不需要的。 从图3.93中不难看出，基本处理单元由三个加法器和一个LUT（储 存角度）外加两

据此，旋转过程可如图3.72所示。由图3.71可以看出，每次微旋转都导致向量模长发生了变化。以 Ki 表示第i次微旋转模长补偿因子，故第i次微旋转真实旋转的结果应 为式中，当n趋于无穷大时，An 逼近1.646760258。根据式（3.109）可 知，令x0 ＝1/An 且y0 ＝0可得目标旋转角度的正、余弦函数值，如 图3.73所示。此时，初始化z0 即为目标旋转角度。需要注意的是 当|z0 |＞π/2时应先预处理。

第一步的查找表有两个关键指标：深度和宽度。其中宽度即所存 储数据的位宽，可根据系统精度要求确定，而深度取决于地址的位 宽，这和除数D的位宽有关。假定D为Nbit，如果地址位宽也为Nbit， 那么查找表的深度即为2N 。当N较大时，将占用大量的存储资源。为 此，可选用D的部分位宽作为地址。假定选取D的高m-1位作为地址，如 图3.49所示，图中S为符号位，由D的取值范围可确定S为0，bi （i＝ 1，2，…，N）为D的第i位二进制数，地址位由 构成，这意 味着D从第m位开始的数据被抛弃，这必然带来误差。如果要

事实上，在乘法器的使用过程中经常会出现被乘数或者乘数为固 定常数的情形，如固定系数的FIR滤波器。以K表示此固定常数，称此 类 乘 法 器 为 固 定 系 数 乘 法 器 KCM （ K-Constant Coefficient Multiplier）。对于KCM，可根据K的数值特性，设计出具有针对性的 乘法器而避免浪费硬线乘法器资源。 采用移位相加的方法可实现KCM。此时，如果K为2n 或者非常接近 2n ，此方法非常适用。例如，K＝9，可将其分解为（23 ＋1），则A 与K相乘即变为将A

乘法运算在数字信号处理中被广泛应用，如滤波器以及各种变换 等。这就使得乘法器在系统中通常扮演着重要的角色，对系统整体性 能有着极大的影响，这也就不难理解目前的FPGA中都植入了嵌入式硬 线乘法器。 本节从二进制乘法运算的原理谈起，讨论乘法器的各种设计方 法。尽管在VHDL语言中有关键字signed和unsigned（Verilog语言中有 关键字signed，没有unsigned），借助于此可方便地用“*”描述无符 号数乘法和有符号数乘法，但同样可根据目标需求（速度优先还是资 源优先）采用其他方式实现乘法运

以数字方式进行信号处理，归根结底可分解为一些基本的数学运 算，这些数学运算既包括基本的加、减、乘、除运算，也包括诸如三 角函数、指数函数、对数函数等超越函数的运算。这些运算中加法运 算和乘法运算是数字信号处理中的两大主要运算。本章从加法运算谈 起，详细介绍各种运算在FPGA中的实现方式。就FPGA而言，其胜任定 点运算的能力更为显著。鉴于此，本章只讨论这些运算的定点数实现 方式。 加法运算可以说是数字信号处理中最基本的运算，减法、乘法运 算都可以通过加法运算实现。加法运算也可以说是数字信号处理

以3位有符号定点纯小数为例，其所能表示的数值如表2.6所示， 共8种可能，其中最大值为0.75，对应符号位为0，小数位全为1；最小 值为-1，对应符号位为1，小数位全为0。从最小值到最大值步进为 0.25，即精度为0.25。3位无符号定点纯小数所能表示的数值如表2.7所示，依然有8种可能，其中最大值为0.875，对应小数位全为1;最小值为0，对应小数位全为0。从最小值到最大值步进为0.125，即精度为0.125。

Transcript 窗口位于主窗口的下方，如图2-56所示。作用主要是输入操作指令和输出显示信息两大类，在本书中称其为命令窗口。在前文中也曾经提到，ModelSim的菜单栏并不包含所有的操作命令，这些不在菜单栏中的命令想要使用，就必须采用命令行操作的方式。当然，对于菜单栏中有的操作也是可以使用命令行操作的方式执行。作为一个新的使用者，不了解命令行操作方式是可以理解的。但是当使用者试图使用一些高级的功能时，命令行操作方式会变得十分重要。本书中在给出实例的同时，将所有实例中用到操作的具体命令名称和命令格式也做

唯一的不同就是，第二部分关于SE的帮助文件是PDF格式的文件，第三部分关于Tcl的帮助文件是CHM格式的文件，二者都可以在ModelSim的安装文件夹中的docs目录中找到，不需要启动ModelSim 一样可以阅读。Options(选项):这个命令可以打开比较的选项，主要是一些值的设定，如图2-45所示。一般在最初打开ModelSim 软件的时候工具栏包含的内容如图2-54所示，随着设计或仿真的进行，当进行到不同阶段的时候，相关的快捷操作也会出现在工具栏中，这里只介绍一下最初的工具栏中包含的操作。

(4)Filter(筛选)筛选指令用于控制Objects窗口中的模块列表，图2-24显示了可筛选的种类ModelSim 的初始设置是显示设计中所有的端口和信号，如若使用者不需要显示某类信号，可以根据自己的需要来调整显示的端口。Compile Summary 命令用来查看当前工程中的所有已编译文件的编译报告，没有被编译的文件是不会出现的，而且所有文件的编译报告会出现在同一个窗口中，如图2-35所示，这些报告还可以以文本的形式保存到指定的目录。View 菜单用来控制显示，包含的指令如图2-21所示。

Follow current dataset 可以根据当前的 Dataset 更新对象窗口，1Fixto dataset sim 会把对象窗口的内容固定在一个特定的Dataset，Follow Context Selection 会根据工作区中仿真结构标签的选择来更新窗口内容，Fix to Current Context会维持当前波形，不去进行更新。在前面的内容中也介绍过，有些选项是需要一定条件的，使用者可以多动手操作，慢慢摸索，熟悉各个选项需要的条件都是什么，这样获得的效果将会更好。

ModelSim是由Mentor Graphics开发的一款优秀的 HDL仿真器。它能够提供最友好的调试环境，是唯一的单内核支持VHDL和Verilog 混合仿真的仿真器。它具有如下主要特点:RTL和门级优化，本地编译结构，编译仿真速度快。单内核VHDL和 Verilog 混合仿真。源代码模版和助手，项目管理。集成了性能分析、波形比较、代码覆盖等功能。数据流 ChaseX。C 和 Tcl/Tk 接口，C调试。ModelSim 具有多个版本。

图 9-10、图 9-11、图 9-12、图 9-13、图 9-14、图 9-15、图 9-16 是设置不同初始频偏情 况下，采用 ModelSim 仿真软件对实现后的环路进行仿真测试的结果，仿真 5 000 个数据点。如何设计 Tnco 的值？图 9-17、图 9-18、图 9-19、图 9-20、图 9-21、图 9-22、图 9-23 是设置不同 NCO 频率字更新周期的情况下，初始频偏为 0 时，采用 ModelSim 仿真软件对实现后的环路进行仿真后的波形图，仿真 5 000 个数据点。

DPSK 解调技术实际上就是两个锁相环路的实现：载波同步环及位同步环。其中载波同 步环用于在接收端恢复出与发射端同频同相的载波信号，以便实现接收端的相干解调；位 同步环则用于在接收端恢复出与发射码率相同的位同步时钟信号，以确保每个数据位只采 样一次，且在眼图张开最大处采样，以保证采样时的信噪比最高。其总体原理框图如图 9-3 所示。本章仅讨论采用锁相环提取载波同步的电路设计，有兴趣的读者可参考文献[8]，了解位同步环及码型转换电路的 FPGA 实现。目前的载波恢复电路有多种，其中最常用的有平方环、 Cos

环路无论工作在哪种应用场合，都不可避免地要受到噪声与干扰的作用。噪声与干扰 的作用必然会增加环路的捕获困难，降低跟踪性能，使环路输出相位产生随机抖动。若环 路用作频率合成信号源，则输出频谱不纯，短期频率稳定度差；若环路用作调制解调器， 则输出信噪比下降，较强的干扰与噪声还会使环路发生跳周与失锁的概率加大，以至于出 现门限效应。因此，分析噪声与干扰对环路性能的影响是完全必要的，它对工程上进行环 路的优化设计与性能估算是不可缺少的。 严格分析各种噪声对环路的影响十分困难，甚至无法实现。但应用于不

如前所述，在捕获过程，瞬时相差将在大范围内变化，甚至有多个 2π 的周期跳越。由 于锁相环是一个非线性的自动控制系统，其非线性主要来源于鉴相器。在前面几章分析环 路性能时，均假定环路已经工作在锁定状态， 在1( ) t 跟踪2( ) t 的过程中，认为相位误差e ( ) t 始终很小，故允许对环路进行线性化处理。但在锁相环的整个工作过程中，尤其在捕获过 程中，环路的相位误差 e ( ) t 并不总是很小，超出了鉴相器的线性工作范围，前面的分析方 法就不适用了。 当环路没有工作在线性范围，环路动态方程

分频模块(u4:FregDiv)用于完成图5-20中的clkin8分频功能，同时输出同相和正交两路位同步信号cki及ck下面该模块的HDL程清单。-FrcgDiv.yld文件的程序代码library IEEE:USeIEEE.STD LIC I64.ALI:USC IEEE.STD LOC ARITH.ALL:USeIEEESTD LOGC UNSIGNED.ALL:eniy Fregliw isPim:m LOclk4:in T LOeIk in:in SD LOGIC;cIk1:ou

模拟中频信号可以表示为与上述公式推导相对应的常规数字下变频处 理的实现结构如图1所示。DDC处理包括数字混频和后续抗混叠低通匹 配滤波抽取处理,实现高采样率数字中频/射频实 信号到与信号带宽相匹配的低采样率基带I/Q复 信号的变换,其中低通匹配滤波抽取处理是典型 的数字多速率信号处理[6-7]。根据并行处理的通道 数、信号带宽的数量和对应的抽取比、采样率与信 号带宽的比值,DDC滤波抽取处理需要采用不同 的类型、实现结构、阶数和级联方式来实现。

当检测到输入数据码元的跳变沿时，作为鉴相功能的与门将输出一个高电平脉冲信号，根据输入数据与位同步信号的相位关系，或者在超前的与门pdbef输出脉冲信号,或者在滞后的与门pdaf输出脉冲信号，进而在控制器的控制作用下实现在clkin信号上的“加”、“扣”脉冲操作。根据位同步环的工作原理，双相时钟模块输出信号的频率及相位不需要根据环路的工作状态进行调整，也就是说没有反馈控制环节，因此设计起来比较简单，只需要根据系统时钟信号产生满足相位及占空比要求的两路周期性的脉冲信号(clkdl，clkd2)而已。

编写完整个工程的 VHDL 代码后，双击ISE软件界面中的“Implement Design”条目，即可完成 ASK调制信号的FPGA 实现过程。为了查看整个设计实现后所能达到的最高系统速度，还需要为工程添加时序约束文件AskDemod.ucf。约束文件中只需添加对系统时钟信号clk的约束即可，设置其频率为8MHz，并重新双击“Implement Design”条目对整个设计进行实现。选择目标器件为XILINX公司的Spartan-6系列低成本芯片XC6SLX16-2CSG225。FPGA实现后，可以在IS

程序中，判决输入数据的符号位(最高位)来确定其正负值，当输入数据为负数时，取反输出，否则直接输出，从而完成对输入数据的整流处理，得到整流后的信号absdin。设置信号显示高度(Height)为50，显示格式(Format)为模拟(Analog)形式，采用模拟插值(Analog Interploated)的形式可以显示信号的平滑曲线(4ASK仿真波形)，采用模拟步进(AnalogStep)的形式可以显示信号的模拟值曲线(2ASK仿真波形)，设置波形最大值(Max)为1000，最小值(Min)为0。

由于要进行载波调制，首先需要产生所需频率的载波信号，根据奈奎斯特定理，产生频率为大的载波信号，理论上最小的FPGA系统时钟频率人-2。程序运行后，分别生成2ASK及4ASK的时域波形及频谱，如图5-5和图5-6所示，同时在指定目录下自动生成所需的文本文件:未经成形滤波的2ASK数据(ASK2.txt)、经成形滤波处理后的2ASK数据(ASK2filtertxt)、未经成形滤波的4ASK数据(ASK4.txt)和经成形滤波处理后的4ASK数据(ASK4ter.txt)。信道中存在的噪声会影响系统的解调性能。

级联型结构的IIR滤波器,实际相当于将级数比较多的滤波器分解成多个阶数小于等于3的IR滤波器，其中的每个滤波器均可以看成独立的结构，只是前一级滤波器的输出作为后一级滤波器的输入而已。不过，去过的才有资格说。再仔细比较一下图4-17与图4-26还可以看出图4-26中的延时要小于图4-17的延时，这是由于ⅡIR 滤波器的阶数小于FIR 滤波器的阶数引起的。HR滤波器程序的VHDL设计并不复杂，需要注意的有两点:一是程序中的FPGA处理时钟频率与数据速率相同:二是滤波器系数的乘法运算是通过移位相加的方法实现的。

在HR滤波器与FIR滤波器的FPGA实现过程中，一个明显的不同在于:FIR 滤波器在运算过程中可以做到全精度运算，只要根据输入数据字长及滤波器系数字长设置足够长的寄存器即可，这是因为FIR滤波器是一个不存在反馈环节的开环系统:IR滤波器在运算过程中无法做到全精度运算，因为ⅡR滤波器是一个存在反馈环节的闭环系统，且中间过程存在除法运算，如果要实现全精度运算，运算过程中寄存器所需的字长将十分长，因此在进行FPGA 实现之前，必须通过仿真确定滤波器系数字长及运算过程中的字长;下面直接给出量化后的级联滤波器系数。

根据通用的FPGA设计规则，对于手动编写代码实现的通用性功能模块，如目标器件提供了相应的IP核，则一般选用IP核进行设计。ISE同样为大部分FPGA芯片提供了通用的FIR滤波器IP!7。因此，工程实践中，大多数情况直接采用IP核来设计 FIR 滤波器既然如此，本节前面耗费大量篇幅介绍的滤波器实现方法岂不是有些多此一举?事实并非如此，掌握了滤波器设计的一般方法，一方面可以很容易学会使用IP核来选择合适的参数进行设计。同时，当目标器件不提供IP核时，就更体现出掌握这些知识和技能的重要性了。 IS

一阶环在存在频差的情况下，环路锁定后存在相位差，且频差越大，相位差越大；根 据理想二阶环工作原理，即使在存在频差的情况下，环路锁定后的相位差依然为零。我们 设置环路增益为 34 Hz，改变频差，仿真测试环路锁定后的相位差情况。 首先设置频差为 9.4 Hz（ START_FREQUENCY = 35'd1758379213），当 K=16 Hz 时，一 阶环路锁定后的相位差为 36°，由于此时 K=34 Hz，因此应该是 18 度。让我们看看二阶环 的相位差是多少？ 图 7-9 为频差为 9.4 Hz 时的

例 6-2： SystemView 仿真 RC 滤波器二阶锁相环路的工作过程 第 1 步：构建二阶锁相环 SystemView 系统模型 我们先采用 SystemView 构建一个由 RC 低通滤波器构成的二阶锁相环仿真系统 （ \Chapter_6\E6_2\PLL_RC.svu），如图 6-11 所示。 本书第 3 章已经搭建了一个一阶锁相环，只需将图 3-8 中的单位增益图符块更换成由 RC 低通滤波器组成的图符块，即可建立完成二阶锁相环的 SystemView 模型。 系统用到 1 个

1．离散傅里叶变换 我们知道连续时间系统的特性可以用微分方程来描述，离散时间系统的特性可以用差 分方程来描述。对于线性时不变时间系统，为了求解线性常系数微分方程，除在时域直接 求解外，还可以用拉氏变换的方法，把问题从时域转换到复频域，这时微分方程就转换为 代数方程，并可以得出系统的转移函数，也可以用零极点的概念来研究系统，总之，对于 连续时间系统的分析，拉氏变换是一个极其有力的工具。对于线性时不变离散时间系统是 否也有类似的方法呢？是否也能经过某种相应的变换把问题从时域转换到另一个域，将差 分方程转换为代数

从前面的分析可知，线性系统不一定是时不变系统，时不变系统不一定是线性系统。 比如，式（ 5-5）表示的系统是时不变系统，但不是线性系统（是增量线性系统）；式（ 5-12） 表示的系统是时不变系统，但不是线性系统（也不是增量线性系统）；式（ 5-15）表示的系统既不是线性系统，也不是时不变系统。现在，我们用类似的方法对第 3 章讨论过的一阶锁相环进行一下简单的分析。根据式（ 3-30）、式（ 3-32），可得到1( ) t 与2( ) t 之间的时域关系，即 这样，一阶锁相环就可以用

经过上述处理后的数据，将小数点移至最高位的右边，即是满足要求的量化后的数据。所谓并行结构，即并行实现滤波器的累加运算，具体来讲，即并行将具有对称系数的输入数据进行相加，而后采用多个乘法器并行实现系数与数据的乘法运算，最后将所有乘积结果相加输出。仔细分析式(4-9)，如果将A(3)B(3)C(3)D(3)组成4位地址输入信号对应的存储器的输入内容，与将A(2)B(2)C(2)D(2)组成4位地址输入信号的存储器内容只相差2的整数倍幂次方，而在FPGA运算中2的整数倍幂次方可以通过移位运算实现。

利用“「z,p,kl=ellip(n,Rp,Rs,Wn)”及“[z,p,k]=ellip(n,Rp,Rs,Wn,’ftype’)’可以得到滤波器的零、极点和增益表达式:利用“[A，B，C，D]=ellip(n，Rp，Rs，Wn)'及“[A，B，C，D]=ellip(n，Rp，Rs，Wn,’fype’)”可以得到滤波器的状态空间表达形式，实际设计中很少使用这种语法形式。只是利用chebyl函数设计的滤波器在通带是等波纹的，在阳带是单调的，而利用cheby2函数设计的滤波器在阻带是等波纹的，在通带是单调的。

如果wn是由多个数组成的向量，则表示根据ype 的值设计多个通带或阻带范围的滤波器，ype为DC-1，表示设计的第一个频带为通带，fype为DC-0，表示设计的第一个频带为阻带。所谓任意响应滤波器是指滤波器的幅度频率响应在指定的频段范围内有不同的幅值，如在 0~0.1的理想幅值为 1，以 0.2~0.4频段内的幅值为 0.5，在0.6~0.7频段内的幅值为1等。经过上面的介绍，我们发现frpm函数好像是万能的，既能设计出最优滤波器，又能设计任意幅频响应的滤波器，还能设计出90°相移的滤波器。

滤波器是一种用来减少或消除干扰的电气部件，其功能是将输入信号进行过滤处理得到所需的信号。滤波器最常见的用法是对特定频率的频点或该频点以外的频率信号进行有效滤除，从而实现消除干扰、获取某特定频率信号的功能。一种更广泛的定义是将凡是有能力进行信号处理的装置都称为滤波器。在现代电子设备和各类控制系统中，滤波器的应用极为广泛，其性能优劣很大程度上直接决定了产品的优劣。滤波器的分类方法有很多种，从处理的信号形式来讲可分为模拟滤波器和数字滤波器两大类。