JESD204B/C协议学习笔记 204B包含传输层，链路层，物理层。应用层是对 JESD204B 进行配置的接口，在标准协议中是不含此层，只是为了便于理解，添加的一个层。协议层指工程中生成的IP核JESD204B，负责处理输入的用户数据。
FPGA基础以太网 物理层：网线+网卡（PHY芯片）数据链路层：Mac层(数据有效传输）如图所示：FPGA中的Mac层中的MII接口负责控制PHY芯片，PHY芯片通过网线与PC端进行以太网数据传输。FPGA中Ｍac与PHY通信ＭII接口。
DDR2/3 SDRAM学习笔记 Dq(数据总线）与Dqs(时钟信号）构成随路时钟。在Dqs上升或下降沿翻转Dq数据总线信号。注意：dq与dqs为双线信号。两个信号都由发送方发送。dqs为数据同步信号。ODT引脚：片上终端电阻，数据线接上拉电阻。
基于OV7670摄像头的实时边缘检测系统 边沿检测系统系统介绍摄像头复位引脚保持至少3ms时间的低电平后拉高使得摄像头处于硬件复位状态，同时SDRAM模块初始化完成，在摄像头复位引脚保持2ms高电平后开始通过SCCB或IIC通信协议写入115个不同的寄存器地址数据，写入数据成功后摄像头初始化模块产生初始化完成信号传入SDRAM模块中读缓存模块并保持高电平表示SDRAM模块可读状态。初始化完成之后在DVP摄像头传输模块产生的24Mhz频率时钟驱动下摄像头产生PCLK时钟信号通过DVP通信协议传输16位图像，每生成一个16位图像数据，DVP摄像头传
基于OV7670摄像头视频传输 系统总设计图系统组成部分摄像头初始化模块摄像头初始化通过IIC协议或者SCCB协议写入寄存器改写数据。初始化之前满足的条件如图所示。IIC初始化模块代码module OV7670_INIT_IIC( Clk, Rst_n, Start, Iic_clk, Sda, Init_done);input Clk;input Rst_n;input Start; output Iic_clk;inout Sda;output reg Init_done;reg [7
串口传图显示 串口传图使用串口通信协议传输一张图像到SDRAM存储后VGA协议显示到屏幕。工程设计图片生成 使用小梅哥资源中的Picture2Hex软件生成任意分辨率的图片（我这里选择640*480）。matlab将得到合适分辨率的照片使用matlab软件分析为文本便于串口发送（图片中每一个像素点都有具体的数值）。这里有两种方法：1 将图片转为RGB332 使用野火提供视频资源基于RS232的VGA显示中的matlab代码，一个像素点为8位数据使用串口发送。clc;
FPGA入门线性序列机与串行接口DAC驱动设计 FPGA入门线性序列机与串行接口DAC驱动设计电压跟随器：输入阻抗高输出阻抗低。TLC5620型DAC芯片内部结构当LOAD为高电平时，在每个CLK的下降沿，数据被移入DAC的移位寄存器中。当所有的数据位被移入完成后，LOAD被拉低，数据传输到第一级锁存器，由于LOAC一直为低电平不变，数据直接从第一级锁存器传输到第二级锁存器，第二级锁存器转入选中的DAC中。...
PFGA PLL（锁相环） PFGA PLL（锁相环）将较低频率的片外芯片倍频得到较高的频率时钟信号。锁相环的一大作用就是对输入时钟进行分频和倍频，以得到更高或更低频率的时钟信号，以供逻辑电路使用。还可以对同一PLL生成的多个时钟的相位进行控制，以保证两个时钟域的逻辑工作时有确定的时间差。（两个或多个时钟的上升沿有时间差）PLL内部电路N：预分频单元，产生FREF参考时钟传输到频率检测电路PFD，PFD产生的信号传输到ChargePump产生电压信号，控制VCO压控振荡器产生时钟信号FVCO经过M倍频传回到PFD中。环路不断
FPGA入门嵌入式块RAM使用FIOF FPGA入门嵌入式块RAM使用为FIOF（First In First Out)单时钟FIOF、双时钟FIOF（普通双时钟和混合宽度双时钟）由于单时钟FIOF只有一个时钟信号，所以可以在FPGA内部中使用单时钟FIOF用以其他模块数据的缓存。...
FPGA入门嵌入式块ram使用rom 嵌入式块ram使用为rom(只读存储器）使用PC端的signaltap ii软件与FPGA内部搭建的片上逻辑分析仪连接，时刻查看FPGA内部的信号。使用Quartus II软件中提供的In-System Memory Content Editor工具在线更改ROM中的数据为正弦波，然后用signaltap 软件进行查看。...
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