SelectIO IP 核的创建（spatan6）

在我们想要使用SelectIO来实现LVDS的功能，我们该如何下手呢，首先当然得先创建IP核了，那对于新手来说大概不知道从哪里下手，当你看到这篇文章时，或许对你有所帮助。
step1: 当我们使用的是ise平台时，我们直接点击 New Source就可以进入如下界面，然后直接点击IP ,之后在File name 输入我们的文件名称，最后直接点击next了。

step2: 进入如下界面我们就可以直接在搜索栏里输入 selectio就会直接显示第四步标记的IP核，此时我们只需要选中它，然后点击next。

step3: 进入到如下界面，这里有几点说一下，正常使用情况下，我们只需要修改红色框框标记的部分：
1. data bus direction 是配置我们数据总线的方向的，device代表我们的FPGA，第一个configure inputs to the device是将ip核配置成 LVDS 差分输入转换成并行数据；第二个configure outputs to the device是将ip核配置成并行数据转成串行数据，并通过 LVDS 差分输出；第三个configure bidirectional signals on the device是ip核的LVDS引脚配置成双向IO口，即LVDS差分输入输出用同一组引脚，一般情况是不需要的，除非FPGA引脚不够用；第四个configure separate inputs and outputs是将ip配置成独立的LVDS差分输入和LVDS差分输入，即就是把第一个和第二个合在一个IP上，就可以少生成一个IP。
2. I/O signaling 是选择信号的类型，是单端信号还是差分信号，竟然我们使用LVDS差分功能，那肯定选择Different了，当我们选择了差分模式时，I/O Signaling Standard 就是自动变成 lvds25。

我们这里就是直接选择如图红色框框标记的配置模式。

step4: 进入到如下界面，勾选 Use serialization。 Serialization factor 为 8，它的意思是将LVDS接口的 1 位串行数据转化为8位的并行数据；勾选 Enable BITSLIP，因为我们在接收LVDS差分数据的时候需要BITSLIP 来做输出数据对齐；External Data Width 这里的位宽代表的是连接的外部设备输入进来的LVDS差分对的个数，我们这里使用了1组差分对，随意设置为1。

step5: 进入到如下界面，这里是设置输入输出延迟的，一般情况下是不需要设置的，主要是用来调节时钟和数据的相位差的，确保时序的正确性。

step5: 进入到如下界面，这里也需要说几点，也很重要，和我们的FPGA设计架构有关系
1.Clock signaling 是设置时钟信号的类型，使用内部时钟的话就直接选择 Single-ended,如果是外部时钟输入，我们就选择Differential。
2.clock buffer 当我们选择BUFPLL模式的时候，我们IP核内部就会占用一个PLL，此时我们需要给IP核提供两个时钟，一个是CLK_IN(单bit数据处理使用)，一个是CLK_DIV_IN（8bit并行数据处理使用）,这里需要解释下，当我们在并行数据选择8位时，CLK_DIV_IN=CLK_IN/8，这两时钟的关系是和并行数据的位宽有关系的，位宽是多少，这里就是多少倍。这里时钟的详细用途大家还要去研究下iserdes2和 OSERDES2就比较清楚了。当我们选择BUFIO2的时候，CLK_DIV_IN就不需要我们给，ip和就会自己生成一个CLK_DIV_OUT,这个选择看设计需求。
PS:如果我们在选择并行数据位宽为1时，这里的Clock Buffer 会强制选择BUFIO2，此时IP会输出一个CLK_OUT,频率和CLK_IN一样，因为此时差分端口的位宽和并行数据位宽比为1。

好了，关于ISE平台如何创建 SelectIO IP 核 就讲这么多，关键还是要看设计需要，这些都是简版操作，后续会根据此配置做一个LVDS的发送接收的回环的仿真验证，再单独放一篇文章，如果有什么问题，欢迎留言。