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RSS订阅原创 Verilog训练笔记（2）——数据降速增宽
数据降速增宽1.要求(1)对一路8bit信号进行1/2倍降速，并将8bit转换为16bit输出。(2)输出信号有效位在完成一次8bit转16bit时拉高，其余时间拉低(3)不使用FIFO IP核2.意义：(1)练习串并转换思想(2)练习数据降速、拓转位宽(3)练习简单跨时钟域问题处理3.总结：(1)串并转换思想用移位方法实现；(2)移位方法使用数据拼接更好(3)数据间因为打拍会有延迟，要调理一下时序(4)保持16bit数据维持两个时钟周期的方法是将需要输出的16bit数据打一拍，在
2020-08-22 09:30:33
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原创 Verilog训练笔记(1)——非重叠序列检测
非重叠序列检测器1.要求：(1)检测非重叠的4位1101序列，当检测到一次该序列时o_en信号拉高一个时钟周期，o_cnt信号加一；(2)o_cnt信号最大值为7(3)当i_valid拉高时为信号到来的标志2.TestBench要求：(1)生成序列11101-101101-1011101(2)结果可以检测出3个1101非重叠序列3.模块接口：module sequencer(//System Signalinput clk, //系统时钟input rst_n, //系统
2020-08-21 17:43:50
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基于FPGA的SPI主机实现
SPI是常用的板级通信协议，在FPGA板级通信中，许多重要的从器件都对SPI协议有所支持。因此，掌握SPI通信的FPGA片上实现对于FPGA工程开发具有重要的意义。本文设计了一个基于SPI模式0的主机通信控制器，系统性阐明了SPI设计的全流程。
2020-01-14
空空如也
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