参与流片是一种怎样的体验

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很多集成电路公司招聘都要求有流片经验，因为流片成本高，一般人参与不到。

希望过来人能够分享经验，介绍一下流片的过程，以及应该注意的地方？或者有哪些有趣的故事？

来源：知乎

著作权归作者所有
作者：JonsonXP

题主肯定是想听业内故事，我也想听，头排坐等各位业内大神。

但能流片的不一定是企业，我也想给大家讲一个《学术狗酸甜苦辣流片记》。挖坑保证一周内写完，先上图为证。

当然想听的可以先关注我赞起来了。

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在赶一篇论文，原本想周末得空写一写。但各位赞得踊跃，评论里讨伐声不断，其他大牛的回答也越来越精彩，只好放下工作赶紧来填坑。

【几个声明】
先声明几件事，我在大学做科研工作，这次流片主要工作是在13年，做的是可自我修复软硬错误的FPGA芯片，TSMC 65nm制程，最终结果是成功的。写这篇回答一想记录下这段经历，若能对同学们有一点点价值，幸甚至哉。我们只做架构、前端设计和配套的CAD开发，后端外包给了专业的公司。由于是学生团队，望专家轻拍多赐教。出于保密原因，本文不能涉及敏感信息，以故事、经验和感触为主。

【背景】
话说我们当时在做一个为期三年的容错性FPGA研究。这个研究方向有价值，做的人少，我们又有积累，相对容易出成果。我之前的博士，用了两年时间提出了一种可以自我规避软硬错误的FPGA架构，顶会发表了成果，然后顺利毕业。欢送完师兄，才意识到可能我要为他背一个很大的锅--流片。
13年是该项目最后一年，按计划要将之前的成果流片验证，并且必须在14年四月前拿到芯片数据结束项目。学术界，不是自己的课题，流片是出力不讨好的。前期成果师兄经发表了，最终总结性成果是boss的。耗时耗力，成功了皆大欢喜，一旦搞砸还要背锅。而且这一年也是我博士最后一年，实验论文会议各种焦头烂额。
但处于一个技术人员对技术的本能渴望，终于boss找我谈流片计划时，欣然接受了。失败也没什么可怕的，我觉得作为一名技术人员，除了自己的无能，不应该恐惧任何事情。从四月学期伊始，带上三个师弟和一匹白马--不好意思没有马--开始了地狱般的流片之旅。

【故事正文】
所有项目的前期都是阳光明媚，四五月我时常和师弟们在校园的树荫下手握可乐，一边谈风和日丽，一边目光保护文学科的学妹们来来往往。研究室里也欢声笑语常在，我问学弟们Verilog写到哪了，他们问我架构定下了