zynq学习篇章 1.定义XGioPs_Config 结构体指针，该结构体包含设备ID号和寄存器基地址。最后一个参数—1：输出 0：输入。3.初始化设备，返回状态。5.设置管脚输出使能。9.宏定义MIO管脚。MIO/EMIO控制。7.读取管脚状态值。
vivado生成网表步骤 上图中的第2步中选full的意思是模块综合后的层次结构全部为平级，只剩下顶层，这样产生的网表文件就不易被查看到层级关系了。上图中第3步-mode out_of_context的意思是不插入IO bufffers.按照上图中的步骤，先点击综合按钮1，等待综合完成之后，点击图中2的按钮。本次主要记录生成网表的操作流程，以防遗忘，具体参考博客。根据自己实际情况输入下面的TCL命令。1、synthesis设置。打开TCL Console。
关于rapidio回环参数值的设置 写下这个是因为在项目中调试遇到的问题，总结一下。项目中用的是rapidio 5G 4X模式，前期没有注意gt_loopback_in的值，直接按照1通道的参数设置成12'h002，导致4x通道模式变成了1x模式，速率提不上去，需要每个通道都要设置，如下12'b010_010_010_010，就怪前期没有好好阅读手册，导致走了不少弯路！
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