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原创 zynq学习篇章

1.定义XGioPs_Config 结构体指针，该结构体包含设备ID号和寄存器基地址。最后一个参数—1：输出 0：输入。3.初始化设备，返回状态。5.设置管脚输出使能。9.宏定义MIO管脚。MIO/EMIO控制。7.读取管脚状态值。

2024-07-24 23:36:50 351

原创 Modelsim-do文件直接进入仿真

需要根据自己的仿真目录中修改相应的配置

2024-04-13 16:48:36 1832

原创 GTXE2_COMMON 原语

主要介绍如何选择GTX的参考时钟以及一般应用场景

2024-01-28 16:15:39 2550 1

上图中的第2步中选full的意思是模块综合后的层次结构全部为平级，只剩下顶层，这样产生的网表文件就不易被查看到层级关系了。上图中第3步-mode out_of_context的意思是不插入IO bufffers.按照上图中的步骤，先点击综合按钮1，等待综合完成之后，点击图中2的按钮。本次主要记录生成网表的操作流程，以防遗忘，具体参考博客。根据自己实际情况输入下面的TCL命令。1、synthesis设置。打开TCL Console。

2024-01-28 11:18:57 1663 1

原创 modelsim对应vivado版本

https://www.xilinx.com/support/answers/68324.html

2023-03-22 20:04:32 492

原创异步fifo复位不成功

记录一下，异步fifo复位不成功，复位信号要在写时钟稳定以后才给，不然fifo会出现异常情况

2023-02-15 12:21:18 636

原创关于rapidio回环参数值的设置

写下这个是因为在项目中调试遇到的问题，总结一下。项目中用的是rapidio 5G 4X模式，前期没有注意gt_loopback_in的值，直接按照1通道的参数设置成12'h002，导致4x通道模式变成了1x模式，速率提不上去，需要每个通道都要设置，如下12'b010_010_010_010，就怪前期没有好好阅读手册，导致走了不少弯路！

2023-02-15 11:42:07 331

原创 AURORA 学习记录

AURORA IP核的学习记录

2022-10-09 15:08:19 2606

原创 XILINX中DDR3 IP核的使用

XILINX中的DDR3的控制器使用，完成简单的读写和测试仿真

2022-10-03 23:50:02 2251 1

qq_43807800的博客