FPGA VHDL ISE
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坚持每天写程序
这个作者很懒，什么都没留下…
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xilinx 除法ip核（divider） 不同模式结果和资源对比（VHDL&ISE）
所以就是当要使用多个运算ip核，进行级联运算时，可以使用nd核rdy配合，就可以使用。下面是该除法器ip核的资源占比情况：（可以看出当使用。如果把分数部分位宽改为0，那么又会减少很多资源。原创 2022-09-07 16:43:25 · 3240 阅读 · 0 评论 -
xilinx FPGA 乘法器 除法器 开方 IP核的使用（VHDL&ISE）
大家可以看到，乘法器是没有时延的，在数据输入的那个周期，就会产生结果。后面发现不是说乘法器没有延时，乘法器的输入是在ce为1时输入的，他算出来的结果是在ce的那个周期里面算出来的，但是要等到时钟上升沿来的时候才输出，比如下面第一组和第三组的数据，可以看到输入数据是在时钟上升沿的时候送进来的，那么刷出结果就是在下一个时钟的上升沿输出。但是第二组数据，是在时钟下降沿送进来的，那么算出的结果就会在紧接着的时钟上升沿输出的。...原创 2022-08-31 17:23:33 · 5333 阅读 · 1 评论 -
xilinx FPGA DCM IP核的使用（VHDL&ISE）
然后勾选上fx的输出，就可以调整输出频率，然后选择时钟输入 点击next。然后填写输出时钟，并点击计算 最后finish完成。（一定一定点击下面这个例化模板 去对ip核进行例化）可以取消rst 会有一个弹窗 点击ok即可。顶层代码如下：（VHDL）原创 2022-08-23 17:33:46 · 3260 阅读 · 1 评论 -
vhdl之n比特计数器（ISE&modelsim）
这是一个n比特计数器，可以向上向下计数，也可以设置计数值，采用异步低电平复位，并且使用generic语句设置参数。原创 2022-08-16 05:15:00 · 937 阅读 · 0 评论 -
ISE的计数器模块（RAM&record）（vhdl）
创建一个包集合，里面包含自定义的record数据类型，然后用这个数据类型创建一个二维的存储器数组。2.创建一个包含记录（record）数据类型的包集合。3.创建一个二维存储器数组。原创 2022-08-14 11:38:19 · 1613 阅读 · 0 评论 -
ISE联合notepad++&modelsim使用教程
ISE新建VHDL工程原创 2022-08-13 12:52:54 · 1220 阅读 · 0 评论