xilinx fpga ip核使用例程（VHDL）
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坚持每天写程序
这个作者很懒，什么都没留下…
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fpga 级联fifo（VHDL）
换成fifo0_rd_en原创 2022-11-13 16:40:30 · 1233 阅读 · 0 评论 -
xilinx 除法ip核（divider） 不同模式结果和资源对比（VHDL&ISE）
所以就是当要使用多个运算ip核，进行级联运算时，可以使用nd核rdy配合，就可以使用。下面是该除法器ip核的资源占比情况：（可以看出当使用。如果把分数部分位宽改为0，那么又会减少很多资源。原创 2022-09-07 16:43:25 · 3240 阅读 · 0 评论 -
xilinx FPGA 乘法器 除法器 开方 IP核的使用（VHDL&ISE）
大家可以看到，乘法器是没有时延的，在数据输入的那个周期，就会产生结果。后面发现不是说乘法器没有延时，乘法器的输入是在ce为1时输入的，他算出来的结果是在ce的那个周期里面算出来的，但是要等到时钟上升沿来的时候才输出，比如下面第一组和第三组的数据，可以看到输入数据是在时钟上升沿的时候送进来的，那么刷出结果就是在下一个时钟的上升沿输出。但是第二组数据，是在时钟下降沿送进来的，那么算出的结果就会在紧接着的时钟上升沿输出的。...原创 2022-08-31 17:23:33 · 5333 阅读 · 1 评论 -
xilinx FPGA ROM IP核的使用（VHDL&ISE）
然后我看到深度那个范围很大，就把深度直接改成数据个数了，没有错误出现，但是宽度需不需要改 暂时不确定。放coe文件的路径不能有中文，并且xilinx系列的rom放coe文件，altera系列放mif文件。根据所存数据个数来设置数据深度（他这里的深度好像不用根据个数去换算，直接就是深度=数据个数）我本来以为我存700个数据 那么深度就是10，结果一直报错 不能生成ip核。这里可以先建立一个top文件，对rom进行例化，以及地址数据的产生。可以看到最开始的数据和吻合的（注意生成地址数据时，要符合时钟）原创 2022-08-25 15:37:03 · 4867 阅读 · 1 评论 -
xilinx FPGA DCM IP核的使用（VHDL&ISE）
然后勾选上fx的输出，就可以调整输出频率，然后选择时钟输入 点击next。然后填写输出时钟，并点击计算 最后finish完成。（一定一定点击下面这个例化模板 去对ip核进行例化）可以取消rst 会有一个弹窗 点击ok即可。顶层代码如下：（VHDL）原创 2022-08-23 17:33:46 · 3260 阅读 · 1 评论