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王者杯·14天创作挑战营·第2期

这是一个以写作博客为目的的创作活动,旨在鼓励码龄大于4年的博主们挖掘自己的创作潜能,展现自己的写作才华。如果你是一位热爱写作的、想要展现自己创作才华的小伙伴,那么,快来参加吧!我们一起发掘写作的魅力,书写出属于我们的故事。 注: 1、参赛者可以进入活动群进行交流、分享创作心得,互相鼓励与支持(开卷),答疑及活动群请见https://bbs.csdn.net/topics/619735097 2、文章质量分查询:https://www.csdn.net/qc 我们诚挚邀请你们参加为期14天的创作挑战赛!

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Processor System Reset IP 核 v5.0(vivado)

第二个参数是输入外部复位的有效周期数(并不是前面的复位外宽,其功能是,输入复位有效周期数达到之后,才会产生输出的复位信号)。ps:上述输入信号分别是:系统最慢时钟、外部复位、辅助复位、MDM复位(由外部复位参数配置复位时钟数和有效电平)、DCM lock信号。这个IP的作用,我的理解是,比普通按键复位更加高效灵活,可以配置多个复位输出,可以配置复位周期。配置参数也就是IP配置界面,其中上面两类是对输入信号的参数配置,后面两类是输出信号的参数配置。第二类,是对输入的辅助复位的配置,同上。
原创
发布博客 2025.03.28 ·
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VScode 画时序图(FPGA)

(但我用的很简单,只是简单的时序,可以对照这段代码,然后自己试一下,生成下面的图,就知道每段话是什么意思了)3、写好js文件之后,保存之后,按快捷键ctrl+K,再按ctrl+D,就会得到输出的图片,4、可以按鼠标右键,输出图片。
原创
发布博客 2025.03.28 ·
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verilog把长位宽数据剪切成短位宽,把短位宽数据拼接成长位宽

例如:将16bit的数据,分成4bit一组,且最先取出最高四位,然后从左至右。考虑使用移位,每次移四次,每次取最高四位,但是这样会消耗多余的资源。而把短位宽拼接成长位宽也是一样,调换一下位置就可以了。因为直接使用i进行坐标选择时会报出错误。将一段长数据分配给几个短数据;
原创
发布博客 2024.10.16 ·
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定点数和浮点数的详细介绍(一)定义、范围、位宽

定点数包括定点小数(纯小数)、定点整数(纯整数)、整数和小数位数固定的实数。小数点默认在符号位后面,首位为符号位,其他为数值位(在用二进制代表小数时,例如0xFF,就表示0.5+0.25+0.125+0.0625+0.03125........)例如,用一位符号位、三位小数位,表示以下数据:(小数点省略就是B)原码十进制正小数十进制负小数原码补码0.000001.0001.0000.0010.125-0.1251.0011.1110.0100.25-0.25。
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发布博客 2024.10.09 ·
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xilinx vivado PULLMODE 设置思路

命名为IO_LXXY_#IO_XX_#的引脚,有固定的特定用途,多为底层特定功能的直接实现,如差分对信号、关键控制信号等,不能随意变更。命名为IO_LXXY_ZZZ_# 、IO_XX_ZZZ_#的引脚,同时有多个特定功能(ZZZ部分表示特定的功能),未被使用时可以用作普通I/O引脚。
原创
发布博客 2024.09.12 ·
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verilog当中使用预定义参数的注意事项

如果要根据预定义的参数进行分类定义另一个参数的时候,不能直接用这种或方式对预定义参数进行判断。也就是说对于预定义的参数,如果是根据这个来进行判断,则需要用`ifdef来进行操作;如果是直接用这个参数的值进行计算,则`DIN_SIGNED直接使用。(但要特别注意,如果是将预定义的参数进行拼接时,要特别注意位宽,因为预定义的参数位宽是未知的,可以在预定义的时候就指定位宽,或者重新定义一个参数,规定他的位宽)// 1 正确`else`endif//2 错误//1//错误//true//2。
原创
发布博客 2024.09.12 ·
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verilog报错:Illegal concatenation of an unsized constant. and 输入输出位宽不匹配

就正确了,就是要保障拼接时需要复制多少位时,需要确保{(CUT_INT_BITS){`DIN_SIGNED}}这个里面的两个量都是正确的值。错误一:Illegal concatenation of an unsized constant.还有就是有的时候信号的位宽会根据输入进行调整:(也就是输入输出位宽不匹配时,位宽由参数导入)
原创
发布博客 2024.09.09 ·
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verilog当中仿真的时候赋值用=还是<=

【总结:<=是所有数据同时变化,而=是顺序执行。如果是左边数据的赋值都是不关联的,那么就可以用<=,使所有赋值同时有效。如果有a和b都需要赋值,且b的值跟a有关的同时还需要一起变化,那么可以用=】一般情况下可以用<=,因为如果信号需要寄存打一拍,如果给的激励刚好打在要寄存那一拍的时钟上,可能从仿真波形看不出来打拍。那么数据就会在上升沿之后错过一点点有效,最后的结果也会是在下一个上升沿发生变化。3.用时钟下降沿去赋值,会在下一个时钟上升沿来的时候变化,相当于打半拍。2.直接用“<=”进行赋值,有寄存一拍。
原创
发布博客 2024.08.16 ·
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verilog实现matlab的floor、ceil、round等小数处理

可以自己定义一个data_in,例如位宽是WIDTH_IN,那么你可以把它当成一个浮点数,当需要对小数进行截位时,就可以设一个parameter CUT_BITS,只需要判断data_in[CUT_BITS-1]是不是1,如果是1,相当于对该位四舍五入时,这里是0.5,那么就把data_in[WIDTH_IN-1:CUT_BITS]+1,就得到了小数截掉之后的数据;"ceil(x+0.5)":该函数是将 x 减去 0.5 后再向上取整,即返回不小于 x+0.5 的最小整数值。这种方法常用于实现四舍五入。
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发布博客 2024.08.13 ·
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VSCODE在每行代码后面,注释中加入当前时间

在修改代码时,需要体现修改的内容,可以在修改的代码后面添加实时时间的注释。2.安装好了之后,可以看到提示了快捷键内容。
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发布博客 2024.08.09 ·
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在ccs当中如何使用动态分配二维数组,以及注意点

其实如果一定要使用指针的话,是必须要事先给他分配内存的,也就是为什么必须要使用动态分配了,所以这是避免不了的。然后我根据网上的建议,在cmd文件中对.heap进行字节分配,还是没有解决。3.可以对他进行设置,但是我还是没懂这个值应该怎样计算,好像大部分人都说是自己一点点去试出来的,所以就是动态分配要慎用叭,就是在对二维指针数组定义的时候,如果没有那个预警的话,程序就会忽略这个问题,并不会报错,可能就会导致一直去找其他错,所以当确定程序没错时,可以试着降低指针宽度,调试这个heap的值,直到达到要求。
原创
发布博客 2024.03.05 ·
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ccs调大字体

2.然后双击basic下面的text font。
原创
发布博客 2024.03.05 ·
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#普通大学生还有出路吗? 读了20多年书,一个秋招才让我发现一直以来我都活在幻想的世界里。 我可以说是来自一个小山村,一步步高考,自己用尽全力高考,到考研的时候才发现自己上的只是一个普通学校,甚至当时以为是一本,结果很多人是二本分数进来的。后来没有勇气,一心求稳,才考了一个双一流学校,才发现以前的本科生活多么的闭塞,当时根本就不会说有本科导师,除了上课加上做一点竞赛,感觉身边完全就是上下两届的同学,不知别的学校可能已经经老师介绍去别的学校读研读博之类的。再后来,到了中科院的一个研究所联培,才发现原来他们很早就已经开始科研了。到现在研三要毕业了,才发现自己顶着双非本毫不起眼的硕士,根本找不到工作,连面试机会都没有。就在11月中旬,才有几个小公司(某地分公司10多个人)给我面试机会和offer。 不知道从什么时候开始,大家开始只想去国企研究所大厂,然后慢慢这成了一种价值观,可以用来评价你这个人怎么怎么样。就像我可能觉得这个offer还不错,因为我老是有种“令人可笑”的观念叭,觉得应该为了XX的发展出一份力,但身边的人可能就会说,不行,那公司实在太小了。 今天收到一个民航单位的笔试,认识的大人却说,赶快去找关系叭,之所以招聘要求不写那么仔细,万一卡住某个关系户怎么办。我真滴 我想说,为什么不能安居乐业呢,其实有的时候真滴不需要那么多物质条件啊,一辈子,做一点自己喜欢的事业叭,你说已经读完研了,总不能一家单位都找不到叭,有那么多小公司,如果每个人都能单纯的说我们一起努力做一番事业,没有那么多勾心斗角多好啊,至于什么养老保障,我真滴很想不明白,为什么现在所有人在20多岁的时候,第一份工作,为什么就要想着退休之后,卧床不起之后的生活呢。自己种种田怎么又能饿死呢,好好作息好好生活,又怎么会一身毛病呢,慢慢老去,慢慢老死不应该是很快乐的事情吗。 最近看了《莲花楼》最近很上头,人这一生,不过是挑一个自己喜欢的结局罢了,为什么要成为一批一模一样的人呢。

发布动态 2023.11.27

origin制作折线图(一张图里面四个坐标图)

5.先按照需求将不同的线层放在一起,我这里一共有8列,就有8个图层,然后四个坐标轴也包含在前四个图层,我每个坐标轴里面要放两列数据,所以直接在右侧拖住线到前四个图层就可以,然后将后四个图层取消显示。10.如果不想像下图一样,其中某一种颜色被覆盖,可以在右侧的同一个线层当中,拖拉被覆盖颜色的那一条线到下层,就不会被覆盖了。4.设置想要的分图数量 间距:(水平间隙为一行的两个图之间的距离,垂直间隙为一列的两个图之间的间隙,根据自己需求进行调整)
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发布博客 2023.08.08 ·
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cannot read system data from XML file

但是不知道是哪里的问题,咨询了普中客服说,可能是文件位置不正常,但我认为之前很长一段时间都是可以正常下载程序的,应该不是文件位置的位置,况且以前的经验是,如果位置有问题,在编译的时候就会提醒找不到头文件。然后第二种方法是,关闭开发板电源,断开下载器和开发板以及电脑的连接,然后打开开发板,看指示灯是否闪烁,然后将下载器插到开发板上,最后下载器连接电脑,这个做法我记得刚开始有一个工程是可以正常下载了,但是几次之后还是不行,这个问题苦恼了很久。(可以正常下载的工程叫做工程1,不能正常下载的工程叫做工程2)
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发布博客 2023.05.23 ·
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CCS新建工程教程

接下来我们在 User 工程目录下新建一个 main.c 源文件,选择 User 目 录右键点击选择 New->Sourc File,填写源文件名,这里我们要新建的是 main.c, 所以填写 mian.c,点击 Finish。④:前面我们在打开 CCS 软件的时候已经设置了工程项目的默认空间,所以 “Location”默认就是我们设置的路径,如果不是请设置前面说的工作路径。②:DSP 的开发过程中,仿真器的使用必不可少,所以这里需要选择仿真器 的类型,我们仿真器是 版本,所以要选择该类型。
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发布博客 2023.05.23 ·
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Unconstrained Logical Port: 21 out of 109 logical ports have no user assigned specific location cons

在网上看到了很多方法,大部分都是说需要重新设置一些文件,或者说是xdc文件的注释不能和代码写在同一行,但是这些我都试了还是不行,我就根据他的建议加了一句 set_property SEVERITY {Warning} [get_drc_checks UCIO-1],然后就可以了。
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发布博客 2023.05.22 ·
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DSP与FPGA通过XINTF并行通信的实验过程

可能是因为FPGA当中的输出IO不是很稳定,听了老师建议,在VIVADO当中将输出IO配置成上拉模式,但这个只能是默认配置一个50欧姆的上拉电阻,结果还是不理想。DSP和FPGA都是用的开发板,用的普通的杜邦线连接(16bit),然后在VIVADO当中用ila观察信号,在DSP当中用仿真器观察变量数值,对于XINTF的读写,其实是先要定义一段zone当中的地址,然后定义某一个信号在该地址,当对该变量进行赋值时,就会产生写时序,当把该变量赋值给另一个变量或者用DMA进行搬运时,就会自动产生读时序。
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发布博客 2023.04.13 ·
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CCS通过dat文件导入数据计算出结果再导出数据

然后导入dat文件,就是按照上面头文件的要求产生的文件(这个步骤可以用matlab产生,也可以自己制作,新建一个txt文件,然后将文件后缀改为.dat即可,然后将需要导入的数据,在excel当中放到一列,然后复制粘贴到该dat文件下,然后在第一行写入头文件即可)其次就是怎么确保在程序当中使用的变量是用的这些数据:是将首地址放到一个指针里面,然后再把它的值赋给变量,程序执行之后,可以在variables当中查看是否成功;需要导入的数据准备好之后,就可以在CCS当中进行仿真了,该种情况适用于。
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发布博客 2023.04.13 ·
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CCS下载及安装

下载完之后,点击右键,以管理员方式运行。工具也全部勾选:然后点击finish。
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发布博客 2023.04.12 ·
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