Verilog HDL
江北一滴水
打铁还需自身硬
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Reset(复位信号)
Reset(复位信号),在开机时提供bai一个脉冲宽度大于2ms的正脉冲信号;Reset信号只是在复位(重启)时才会提供。原创 2020-12-30 10:12:19 · 4545 阅读 · 0 评论 -
在Verilog里边 always@(*)语句是什么意思?
在Verilog中always@()语句的意思是always模块中的任何一bai个输入信号或电平发生变化时,该语句下方的模块将被执行。1、always语句有两种触发方式。第一种是电平触发,例如always @(a or b or c),a、b、c均为变量,当其中一个发生变化时,下方的语句将被执行。2、第二种是沿触发,例如always @(posedge clk or negedge rstn),即当时钟处在上升沿或下降沿时,语句被执行。3、而对于always@(),意思是以上两种触发方式都包含在内,任原创 2020-12-29 18:43:14 · 16377 阅读 · 1 评论 -
verilog中的^表示什么意思
按位异或A=010100,B=100010,则A^B=110110原创 2020-12-29 18:40:45 · 15970 阅读 · 0 评论 -
verilog中<<是什么意思
例如:assign{y,tmp}={a,a}<<rotate_cnt表示:{a,a}左移rotate_cnt位,左边的rotate_cnt位会直接丢弃,右边的rotate_cnt位会用0补充原创 2020-12-29 18:39:59 · 9745 阅读 · 0 评论 -
verilog中的赋值运算符<=具体是什么意思
在Verilog中有两种类型的bai赋du值语句:阻塞赋zhi值语句(“=”)dao和非阻塞赋值语句(“zhuan<=”)阻塞:shu在本语句中“右式计算”和“左式更新”完全完成之后,才开始执行下一条语句;非阻塞:当前语句的执行不会阻塞下一语句的执行。...原创 2020-12-29 13:21:40 · 5678 阅读 · 3 评论 -
verilog中的timescale用法
描述:timescale是Verilog HDL 中的一种时间尺度预编译指令,它用来定义模块的仿真 时的时间单位和时间精度。格式如下:`timescale 仿真时间单位/时间精度注意:用于说明仿真时间单位和时间精度的 数字只能是1、10、100,不能为其它的数字。而且,时间精度不能比时间单位还要大。最多两则一样大。比如:下面定义都是对的:`timescale 1ns/1ps`timescale 100ns/100ns下面的定义是错的:`timescale 1ps/1ns时间精度就是模块仿原创 2020-12-28 19:52:28 · 3093 阅读 · 2 评论