【Verilog学习日常】—牛客网刷题—Verilog企业真题—VL60

IM_DALLA

已于 2024-09-24 18:34:53 修改

阅读量542

点赞数 25

分类专栏：牛客网刷题—Verilog企业真题文章标签：学习 fpga开发

于 2024-09-23 19:58:44 首次发布

本文链接：https://blog.csdn.net/qq_44629558/article/details/142379934

版权

牛客网刷题—Verilog企业真题专栏收录该内容

6 篇文章 2 订阅

订阅专栏

使用握手信号实现跨时钟域数据传输

描述

分别编写一个数据发送模块和一个数据接收模块，模块的时钟信号分别为clk_a，clk_b。两个时钟的频率不相同。数据发送模块循环发送0-7，在每个数据传输完成之后，间隔5个时钟，发送下一个数据。请在两个模块之间添加必要的握手信号，保证数据传输不丢失。
模块的接口信号图如下：

data_req和data_ack的作用说明：
data_req表示数据请求接受信号。当data发出时，该信号拉高，在确认数据被成功接收之前，保持为高，期间data应该保持不变，等待接收端接收数据。
当数据接收端检测到data_req为高，表示该时刻的信号data有效，保存数据，并拉高data_ack。
当数据发送端检测到data_ack，表示上一个发送的数据已经被接收。撤销data_req，然后可以改变数据data。等到下次发送时，再一次拉高data_req。

输入描述：

clk_a：发送端时钟信号

clk_b：接收端时钟信号

rst_n：复位信号，低电平有效

data_ack：数据接收确认信号

输出描述：

data：发送的数据

data_req：请求接收数据

解题思路：

分别编写数据发送模块（data_driver）和数据接收模块（data_receiver）的Verilog代码；根据题意来一一拆解需要实现的功能；

数据发送模块

分别分析输出端data[3:0]和data_req；（均考虑数据发送模块工作情况）

对于输出data，明显可知，

①当data_ack信号为1时（即receiver端确认接收数据时），data执行加1，并等待下一次输出；

②当data_ack信号为0时，（则表明数据已发送，但receiver未确认时），data保持不变；代码如下：

	always @ (posedge clk_a or negedge rst_n) begin
		if (!rst_n) begin
			data <= 3'b000;
		end
		else begin		
			if(data_ack) 	data <= data + 3'b001;
			else 	data <= data;
		end
	end

对于输出data_req，有以下几种输出情况：

①当data信号输出时，data_req信号拉高（data_req = 1'b1 ???）;

②当data_ack为1时，原文——“撤销data_req”，即data_req = 1'b0，然后开始计数cnt；

③根据原文——“在每个数据传输完成之后，间隔5个时钟，发送下一个数据”，即判断当前时钟数cnt是否已经经过了5个周期；(注意此处cnt+1时的判断条件)，5个时钟周期后，data_req = 1'b1;

	always @ (posedge clk_a or negedge rst_n)
		if (!rst_n) 
			cnt <= 0;
		else
		if (data_ack)		cnt <= 0;
		else if (data_req)  cnt <= 0;
		else				cnt <= cnt + 1;
			
	always @ (posedge clk_a or negedge rst_n)
		if (!rst_n) 
			data_req <= 0;
		else
		if (cnt == 3'd4) //五个时钟时, data_req拉高	
			data_req <= 1'b1;
		else if (data_ack) //当检测到ack信号时，撤销data_req; 
			data_req <= 1'b0;
		else 
			data_req <= data_req;

数据接收模块

根据原文——“当数据接收端检测到data_req为高，表示该时刻的信号data有效，保存数据，并拉高data_ack。”可直接编写data_receiver模块代码：

//数据接收端
module data_receiver(

	input clk_b,
	input rst_n,
	input [3:0]data,
	input data_req,

	output reg data_ack
	);

	always @(posedge clk_b or negedge rst_n) begin

		if (!rst_n) 
			data_ack = 1'b0;		
		else 
			if (data_req) data_ack = 1'b1;
			else          data_ack = 1'b0;
	end
endmodule

完整代码

`timescale 1ns/1ns

module data_driver(
	input clk_a,
	input rst_n,
	input data_ack,
	output reg [2:0]data,
	output reg data_req
	);
	reg [2:0] cnt;
	
	always @ (posedge clk_a or negedge rst_n) begin
		if (!rst_n) begin
			data <= 3'b000;
		end
		else begin		
			if(data_ack) 	data <= data + 3'b001;
			else 	data <= data;
		end
	end

	always @ (posedge clk_a or negedge rst_n)
		if (!rst_n) 
			cnt <= 0;
		else
		if (data_ack)		cnt <= 0;
		else if (data_req)  cnt <= 0;
		else				cnt <= cnt + 1;
			
	always @ (posedge clk_a or negedge rst_n)
		if (!rst_n) 
			data_req <= 0;
		else
		if (cnt == 3'd4) //五个时钟时, data_req拉高	
			data_req <= 1'b1;
		else if (data_ack) //当检测到ack信号时，撤销data_req; 
			data_req <= 1'b0;
		else 
			data_req <= data_req;
endmodule

//数据接收端
module data_receiver(

	input clk_b,
	input rst_n,
	input [3:0]data,
	input data_req,

	output reg data_ack
	);

	always @(posedge clk_b or negedge rst_n) begin

		if (!rst_n) 
			data_ack = 1'b0;		
		else 
			if (data_req) data_ack = 1'b1;
			else data_ack = 1'b0;
	end
endmodule

附：评论区中的代码

`timescale 1ns/1ns

module data_driver(
	input clk_a,
	input rst_n,
	input data_ack,
	output reg [2:0]data,
	output reg data_req
	);
	reg data_ack_1;
	reg data_ack_2;
	reg [2:0] cnt;

	always @ (posedge clk_a or negedge rst_n) 
		if (!rst_n) begin
			data_ack_1 <= 0;
			data_ack_2 <= 0;
		end
		else begin
			data_ack_1 <= data_ack;
			data_ack_2 <= data_ack_1;
		end
	
	
	always @ (posedge clk_a or negedge rst_n)
		if (!rst_n) begin
			data <= 3'b000;
		end
		else if(data_ack_1 && !data_ack_2) begin // data_ack_1 = 1'b1 and data_ack_2 = 1'b0
			data <= data + 3'b001;
		end
		else begin
			data <= data;
		end
	
	//同时在data_ack有效之后，开始计数五个时钟，之后发送新的数据，也就是再一次拉高data_req.
	always @ (posedge clk_a or negedge rst_n)
		if (!rst_n) 
			cnt <= 0;
		else if (data_ack_1 && !data_ack_2)	
			cnt <= 0;
		else if (data_req)
			cnt <= cnt;
		else 
			cnt <= cnt + 1;
			
	always @ (posedge clk_a or negedge rst_n)
		if (!rst_n) 
			data_req <= 0;
		else if (cnt == 3'd4) //五个时钟时, data_req拉高	
			data_req <= 1'b1;
		else if (data_ack_1 && !data_ack_2)
			data_req <= 1'b0;
		else 
			data_req <= data_req;

endmodule

module data_receiver(

	input clk_b,
	input rst_n,
	input [3:0]data,
	input data_req,

	output reg data_ack
	);
	
	//reg [3:0]data_in_reg;
	reg data_req_1;
	reg data_req_2;

	always @ (posedge clk_b or negedge rst_n) begin

		if (!rst_n) begin
			data_req_1 <= 0;
			data_req_2 <= 0;
		end
		else begin
			data_req_1 <= data_req;
			data_req_2 <= data_req_1;
		end
	end

	always @ (posedge clk_b or negedge rst_n) begin
		if (!rst_n)	data_ack <= 0;
		else if (data_req_1)	data_ack <= 1;
		else  data_ack <=0 ;
	end

	/*
	always @ (posedge clk_b or negedge rst_n) begin
		if (!rst_n)
			data_in_reg <= 0;
		else if (data_req_1 && !data_req_2)
			data_in_reg <= data;
		else  data_in_reg <= data_in_reg ;	
	end
	*/

endmodule