UltraScale新架构FPGA中MGT参考时钟的共享问题

最新推荐文章于 2024-08-21 11:47:14 发布
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分类专栏： FPGA MGT
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本文链接：https://blog.csdn.net/qq_44641513/article/details/115872822
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本文介绍了UltraScale架构FPGA中的高速收发器GTY，每个GTY BANK包括四路收发通道，支持不同线速率。GTY收发器的参考时钟可以共享，但有特定限制：如不能超过前后两个Quad，总数量不超过五个Quads。在UltraScale+器件中，不同超级逻辑区域（SLR）的bank无法共享时钟。使用Transceivers Wizard ip核和错误信息可检查布局正确性，CPLL可用于避免布局错误。
摘要由CSDN通过智能技术生成

高速收发器（GT）

高速收发器是FPGA中专用于收发高速数据的硬件结构，UltraScale架构中的GTY收发器是功率高效的收发器，在UltraScale FPGA中支持500Mb/s到30.5Gb/s的线速率，在UltraScale+FPGA中支持32.75Gb/s的线速率。每个GTY BANK包括四路收发通道，即一个QUAD，每个收发通道具有独立的通道锁相环CPLL，为收发数据提供参考时钟，每个QUAD还有两个共用的QPLL时钟资源可提供到四个收发通道，原理图如图1.1所示。

 

每一组收发通道内部具有反馈均衡、校验、编解码、同步等模块。

 

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