滤波器之matlab与vivado的联合仿真 乘法混频输入信号为0.5MHz和5MHz，采用积化和差转换后的输出信号有两个输出频率，分别为4.5MHz和5.5MHz，由于之前设置的截止频率为4MHz，故理论上是不会产生滤波信号，接下来进行仿真验证。1、产生两个信号2.5MHz和5MHz，然后对其进行混频，注意matlab中混频有两种方法，一种是两个信号相加，另一种是两个信号相乘，这两种混频结果是不同的。采用2.5MHz和5MHz信号进行乘法混频，可知混频后的频率为2.5MHz和7.5MHz，故经过滤波后应可获得2.5MHz的滤波结果。
Register/Latch pins with no clock driven by root clock pin 今天在使用vivado进行时序检查时遇到了这样一个问题：Register/Latch pins with no clock driven by root clock pin，它是在no_clock中提示的。在复位时未对其中的两个寄存器进行复位，锁存器也有可能是由于if else组合写的不全而导致的。锁存器大多数是由于代码写的不符合规范造成的，经过检查，发现工程的代码中存在问题。通过查看电路图发现这是一个锁存器。
四层电梯状态机写法 本文的输入时钟clk1是一个100M的系统时钟，为保证烧录到板子后的小灯效果，故进行分频，但vivado烧录到板子上时存在一个问题，ila的时钟clk频率必须要大于JTAG的时钟频率（2.5倍），所以受限于JTAG的频率，时钟最多分到125kHz，那么就采用time1ms的方法进行进一步分频，最终达到的效果可以到10Hz，计算公式为100M/400/2/12500=10。
四层电梯设计verilog 本文介绍的是使用verilog进行四层电梯的设计。一共有四个按键，以及四个小灯key1,key2,key3,key4表示你要去的楼层，led1,led2,led3,led4在你按下相应的按键后会亮，直到电梯到达对应楼层后熄灭，如果电梯不在一楼且当前无按键操作，那么电梯将默认返回一楼，此时led1会默认亮起，且到达一楼后led1不熄灭，直到电梯处于上升状态且不在一楼熄灭。电梯每上升一个楼层将花费10个时钟周期，如果到达小灯亮的楼层，那么电梯会停留5个时钟周期，然后继续运行。
MSP430系列官方例程以及库函数 MSP430F5229 (ti.com)https://dev.ti.com/tirex/explore/node?node=A__AMyJmWpECqQl1IlzgRD1Vw__msp430ware__IOGqZri__LATEST
verilog中函数的调用 上例中 a=strstr (str1,str2)，逗号前代表的是function中的第一个输入，逗号后代表第二个输入，若有多个输入依次添加，顺序不能混淆。str1代表的是 “ str1="uhdjnvjvfv" ”，str2代表的是“ str2="nvj" ”。
深入理解FIFO以及同步FIFO和异步FIFO的verilog实现代码 FIFO即First In First Out，是一种先进先出数据存储、缓冲器，我们知道一般的存储器是用外部的读写地址来进行读写，而FIFO这种存储器的结构并不需要外部的读写地址而是通过自动的加一操作来控制读写，这也就决定了FIFO只能顺序的读写数据。...
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