verilog语法复习

verilog语法复习

前言:在做了两个小项目后发现有很多语法错误的地方，有些错误还不好找出来，所以决定先仔细复习一下verilog语法，打好基础。

2021/1/27
1.输入变量一定是wire型的。
2.输出变量可以是reg,wire。
3.rst_n低电平有效,rst_b高电平有效。//规范
4.16进制是一个符号表示4比特，8’h00。
5.在边沿触发的逻辑里面用<=非阻塞。
6.同步，异步的区别。
7.wire变量一定用assign赋值，且必须用阻塞=赋值。
8.'d0 32位的0。
9.计数0-1023，10位，计到1024时，为11位，但cnt_r为10位的，所以舍去高位，低位全为0，起到了一个清零的作用。
10.testbatch中initial只能对寄存器(reg)型变量进行赋值。
11.例化时，原始模块若是输出变量，括号内必须是wire型。
12.不同功能的寄存器，分不同的always块来写。
13.case语句中消除锁存器:
·敏感列表要写全(case条件，赋值语句右边的变量)
·所有条件分支写全(default)
14.组合逻辑是电平触发(括号里面加的是变量)，时序逻辑是边沿触发。
15.做仿真时，tb文件里面task的写法



下面是在网上找的资料，方便以后查看

一、基础知识

一、硬件描述语言
硬件描述语言(HDL)是电子系统硬件行为描述、结构描述、数据流描述的语言。利用这种语言，数字电路系统的设计可以从顶层到底层（从抽象到具体）逐层描述自己的设计思想，用一系列分层次的模块来表示极其复杂的数字系统。然后，利用电子设计自动化（ EDA ）工具，逐层进行仿真验证，再把其中需要变为实际电路的模块组合，经过自动综合工具转换到门级电路网表。接下去，再用专用集成电路 ASIC 或现场可编程门阵列 FPGA 自动布局布线工具，把网表转换为要实现的具体电路布线结构,VHDL 和 Verilog HDL 语言适应了这种趋势的要求，先后成为 IEEE 标准。
2.选择哪种硬件描述语言？
建议选择：Verilog HDL
原因：
Verilog HDL 推出已经有 20 年了，拥有广泛的设计群体，成熟的资源也比 VHDL 丰富，Verilog HDL未来发展趋势。
它非常容易掌握，只要有 C 语言的编程基础，通过比较短的时间，经过一些实际的操作，可以在 2 ～ 3 个月内掌握这种设计技术。
在中国很多集成电路设计公司都采用Verilog，一般大型项目采用VHDL。
二、基础知识
1.逻辑值：
逻辑0:表示低电平,也就对应我们的电路GND
逻辑1:表示高电平,也就对应我们电路的VCC
逻辑X:表示未知,有可能是高电平，也有可能是低电平
逻辑Z:·表示高阻态,外部没有激励信号(输入信号)，是一个悬空状态(未接高低电平)

2.数字进制格式：
Verilog数字进制格式包括二进制(b)、八进制(o)、十进制(d)和十六进制(h)。
一般常用的为二进制、十进制和十六进制。
二进制表示如下：4’b0101表示4位二进制数字0101
十进制表示如下：4’d2表示4位十进制数字2(二进制0010)
十六进制表示如下：4’ha表示4位十六进制数字a(二进制1010)
注意：如果未表明位宽和进制则:默认为32位宽的十进制数字(32’d)
常见写法：16’b1001_1010_1010_1001=16’h9AA9
3.标识符(变量名)：
标识符：用于定义模块名、端口名、信号名等(就是起个名字而已)。
标识符可以是任意一组字母、数字、$和_(下划线)符号的组合
但标识符不允许以数字开头
标识符严格区分大小写
不建议大小写混合使用
普通内部信号建议全部小写
命名最好体现信号的含义，简介、清晰、易懂(见名知意)
如: 1.有意义的标识符：sum
2.用下划线区分词：cpu_addr
3.采用一些前缀或后缀：时钟clk_50或sys_clk

二、数据类型
1.概括：在Verilog中，主要有三大数据类型：寄存器数据类型线网数据类型参数数据类型注意：真正在数字电路中起作用的数据类型是寄存器数据类型和线网数据类型
2.寄存器类型：寄存器表示一个抽象的数据存储单元，通过赋值语句可以改变寄存器存储的值 寄存器数据类型的关键字是reg，reg类型数据的默认初始值为不定值x
如：reg [9:0] delay_cnt; //延时计数
reg key_reg;
reg类型的数据只能在always语句和initial语句中被赋值。
1.如果该过程语句描述的是时序逻辑，即always语句带有时序时钟信号，则该寄存器变为对应为触发器；
2.如果该过程语句描述的是组合逻辑，即always语句不带有时钟信号，则该寄存器变为对应为硬件连线；
3.线网类型:
线网数据类型表示结构实体(例如门)之间的物理连线。
线网类型的变量不能存储值，它的值是由驱动它的元件所决定。驱动线网型变量的元件有逻辑门、连续赋值语句(assign)等。
如果没有驱动元件连接到线网类型的变量上，则该变量就是高阻的，即为Z。
线网数据类型包括wire类型和tri类型，其中最常用的就是wire类型。如：wire key_flag;4.参数类型：参数其实就是一个常量，在Verilog HDL中用parameter定义常量。我们可以一次定义多个参数，参数与参数之间需要用逗号(,)隔开。每个参数定义的右边必须是一个常数表达式。如：parameter H_FRONT = 11’d11; //行显示前沿 parameter H_BACK = 11’d2; //行显示后沿参数型数据常用于定义状态机的状态、数据位宽和延迟大小等。采用标识符来表示一个常量可以提高程序的可读性和可维护性。在模块调用时，可通过参数传递来改变被调用模块中已定义的参数。